華東理工大學(xué)EDA-(FPGA嵌入式應(yīng)用)_理論知識復(fù)習(xí)題

1、第3部分理論知識復(fù)習(xí)題基本概念數(shù)字電路基礎(chǔ)一、 判斷題（將判斷結(jié)果填入括號中。正確的填“”，錯誤的填“”）：1. 數(shù)字信號是由連續(xù)變化的模擬信號采樣得到的。 （ ）2. 要構(gòu)成5進(jìn)制計(jì)數(shù)器，至少需要3個觸發(fā)器，其無效狀態(tài)有3個。 （ ）3. 十進(jìn)制數(shù)（25）D轉(zhuǎn)換為二進(jìn)制數(shù)為（11001）B。 （ ）4. 邏輯變量只有兩個值，即0 和1，兩者并不表示數(shù)量的大小。 （ ）5. 某三個變量邏輯函數(shù)F，若以ABC的順序列真值表，表中F=1的個數(shù)為5個。若以CBA的順序列真值表，則表中F=1的個數(shù)為4個。 （ ）6. 邏輯代數(shù)運(yùn)算與普通代數(shù)運(yùn)算的運(yùn)算規(guī)則相同。 （ ）7. 無關(guān)項(xiàng)就是指取值一定為零的最

2、小項(xiàng)。 （ ）8. 組合邏輯電路通常由門電路組合而成。 （ ）9. 組合電路的結(jié)構(gòu)特點(diǎn)是輸入信號單向傳輸?shù)?，電路中不含反饋回路?（ ）10. 奇校驗(yàn)位的值是其余各數(shù)據(jù)位的異或運(yùn)算。 （ ）11. 由于門電路平均延遲時間的差異，使信號從輸入經(jīng)不同的通路傳輸?shù)捷敵黾壍臅r間不同，這樣可能導(dǎo)致邏輯電路的錯誤輸出，這種現(xiàn)象稱為競爭冒險。 （ ）12. 鎖存器對脈沖電平敏感，在時鐘脈沖的電平作用下改變狀態(tài)，而觸發(fā)器對脈沖邊沿敏感，其狀態(tài)只有在時鐘脈沖的上升沿或下降沿的瞬間改變。 （ ）13. 時序邏輯電路中必須含有存儲電路，因此必然含有觸發(fā)器。 （ ）14. 同步時序電路具有統(tǒng)一的時鐘CP控制。 （ ）

3、15. 異步時序邏輯電路沒有統(tǒng)一的時鐘脈沖，電路狀態(tài)的改變必須考慮外部輸入信號及對應(yīng)存儲器的時鐘端或控制端有無信號作用。 （ ）16. 異步時序電路沒有統(tǒng)一的時鐘，狀態(tài)變化的時刻是不穩(wěn)定的，通常輸入信號只在電路處于穩(wěn)定狀態(tài)時才發(fā)生變化。 （ ）17. 實(shí)現(xiàn)一個8進(jìn)制計(jì)數(shù)器最少需要3個D觸發(fā)器。 （ ）18. 為了獲得高精度的D/A轉(zhuǎn)換器，不僅應(yīng)選擇位數(shù)較多的高分辨率的D/A轉(zhuǎn)換器，而且還需要選用高穩(wěn)定度的VREF和低零漂的運(yùn)算放大器等器件與之配合才能達(dá)到要求 （ ）19. 模數(shù)轉(zhuǎn)換過程，其中采樣這一步驟必須遵循采樣定律，也就是輸入模擬信號的最高頻率大于等于采樣信號頻率的兩倍。 （ ）20. M

4、oore型有限機(jī)的輸出只與有限狀態(tài)自動機(jī)的當(dāng)前狀態(tài)有關(guān)，與輸入信號的當(dāng)前值無關(guān)。 （ ）21. 摩爾狀態(tài)機(jī)是有限狀態(tài)機(jī)，而米勒狀態(tài)機(jī)不是有限狀態(tài)機(jī)。 （ ）22. 在狀態(tài)機(jī)的編碼方式中，最常用的是順序編碼和One-hot編碼方式。 （ ）23. IP是指一種事先定義，經(jīng)驗(yàn)證可以重復(fù)使用的，能完成某些功能的組塊。 （ ）24. 用戶自己編寫的IP核不屬于IP核的提供形式。 （ ）25. IP核的重用是設(shè)計(jì)人員贏得迅速上市時間的主要策略。 （ ）26. IP應(yīng)具有多種工藝下的可用性，提供各種庫的綜合腳本，可以移植到新的技術(shù)。（ ）27. 規(guī)劃和制定設(shè)計(jì)規(guī)范不屬于IP設(shè)計(jì)的主要流程之一。 （ ）28

5、. IP的驗(yàn)證必須是完備的，具有可重用性的。 （ ）29. 可再用IP是著眼于按各種再使用標(biāo)準(zhǔn)定義的格式和快速集成的要求而建立的，便于移植，更重要的是有效集成。 （ ）30. 國內(nèi)IP市場相對落后的原因是IP使用公司的規(guī)模太小因而很難承受高昂的IP使用費(fèi)用。 （ ）31. EDA技術(shù)的發(fā)展主要經(jīng)過了CAD、CAE、ESDA這3個發(fā)展階段。 （ ）32. 電子系統(tǒng)級（ESL）設(shè)計(jì)主要分3步走，首先是功能設(shè)計(jì)，其次是基于應(yīng)用的結(jié)構(gòu)設(shè)計(jì)，最后是基于平臺的結(jié)構(gòu)設(shè)計(jì)。 （ ）33. 動態(tài)驗(yàn)證是通過觀察電路模型在外部的激勵信號作用下的實(shí)時響應(yīng)來判斷該電路系統(tǒng)是否實(shí)現(xiàn)了預(yù)期功能。 （ ）34. 靜態(tài)時序分析

6、工具通過路徑計(jì)算延遲的總和，并比較相對于預(yù)定義時鐘的延遲，它僅關(guān)注時序間的相對關(guān)系而不是評估邏輯功能。 （ ）35. 從硬件的行為描述轉(zhuǎn)換到硬件電路，這種自動產(chǎn)生硬件電路的過程稱為綜合。（ ）36. 內(nèi)建自測試的基本思想是電路自己生成測試向量，而不是要求外部施加測試向量，它依靠自身來決定所得到的測試結(jié)果是否正確。 （ ）37. Design Compiler屬于布局布線工具。 （ ）38. 物理驗(yàn)證是IC設(shè)計(jì)的最后一個環(huán)節(jié)，是電路設(shè)計(jì)與工藝設(shè)計(jì)的接口。 （ ）39. 一個Slice由兩個4輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲邏輯和函數(shù)復(fù)用器組成。 （ ）40. FPGA內(nèi)的LUT本質(zhì)上就是一個

7、寄存器。 （ ）41. 在Spartan3E FPGA中，硬件乘法器最大可以支持18(bits)x18(bits)的無符號數(shù)乘法運(yùn)算。 （ ）42. IOB的全稱是輸入輸出塊。 （ ）43. LVDS是單端I/O標(biāo)準(zhǔn)。 （ ）44. 使用數(shù)控阻抗DCI可以提高信號的完整性，主要是通過消除殘端反射。 （ ）45. 在FPGA領(lǐng)域，DSM的全稱是分布式存儲器。 （ ）46. Xilinx公司的塊RAM資源的結(jié)構(gòu)基本容量是18Kb. （ ）47. 全局時鐘驅(qū)動整個FPGA的單元模塊，但是相對LC，M9K，全局時鐘資源很少，所以需要合理的分配。 （ ）48. 數(shù)字時鐘管理模塊不含有延遲鎖相環(huán)。 （ ）

8、二、 單項(xiàng)選擇題（選擇一個正確的答案，將相應(yīng)的字母填入題內(nèi)的括號中）：1. 下列信號中，（ ）是數(shù)字信號。A. 交流電壓 B. 開關(guān)狀態(tài) C. 直流電流 D. 無線電載波2. 數(shù)字電路比模擬電路抗干擾能力（ ）。A. 差 B. 強(qiáng) C. 相同 D. 無法比較3. 對83個信號編碼，至少需要（ ）位二進(jìn)制數(shù)。 A. 6 B. 7 C. 8 D. 94. 一位4位的二進(jìn)制加計(jì)數(shù)器，由0000狀態(tài)開始經(jīng)過25個時鐘周期后，此計(jì)數(shù)器狀態(tài)為（ ）A. 1100 B. 1000 C. 1001 D. 10105. 將十進(jìn)制數(shù)25轉(zhuǎn)換為二進(jìn)制數(shù)為（ ）。 A. ( 11001)B B. (10101) B

9、C. (11101) B D. (01101) B6. 欲對全班43個同學(xué)以二進(jìn)制代碼編碼表示，最少需要二進(jìn)制碼的位數(shù)是（ ）A. 5 B. 6 C. 8 D. 437. 數(shù)字電路有（ ）種電平狀態(tài)。A. 1 B. 2 C. 3 D. 48. 高電平用1表示，低電平用0表示，稱為（ ）邏輯。 A. 負(fù) B. 正 C. 反 D. 無9. 若兩個邏輯函數(shù)相等，則它們必然具有唯一的（ ）。A. 真值表 B. 邏輯表達(dá)式 C. 電路圖 D. 邏輯圖形符號10. 某三個變量邏輯函數(shù)F，若以ABC的順序列真值表，表中F=1的個數(shù)為5個。若以CBA的順序列真值表，則表中F=1的個數(shù)為（ ）個。A. 4 B.

10、 5 C. 6 D. 7 11. 邏輯代數(shù)運(yùn)算中，A+A=( )A. 2A B. A C. A2 D. 112. 下列不屬于邏輯代數(shù)的基本規(guī)則的是（ ）。A. 代入規(guī)則 B. 反演規(guī)則 C. 對偶規(guī)則 D. 吸收規(guī)則13. AB+A在四變量卡諾圖中有（ ）個小格是“1”。A. 13 B. 12 C. 6 D. 514. 一邏輯函數(shù)的最小項(xiàng)之和的標(biāo)準(zhǔn)形式，它的特點(diǎn)是( )A. 項(xiàng)數(shù)最少 B. 每個乘積項(xiàng)的變量數(shù)最少 C. 每個乘積項(xiàng)中，每種變量或其反變量只出現(xiàn)一次 D. 每個乘積項(xiàng)的數(shù)值最小，故名最小項(xiàng)15. 組合邏輯電路通常由（ ）組合而成。A. 門電路 B. 觸發(fā)器 C. 計(jì)數(shù)器 D. 寄存

11、器16. 編碼器屬于（ ）邏輯電路。 A. 時序 B. 組合 C. 觸發(fā)器 D. 寄存器17. 組合邏輯電路的正確設(shè)計(jì)步驟 （ ） （1）分析設(shè)計(jì)要求（2）進(jìn)行邏輯和必要變換；得出最簡邏輯表達(dá)式（3）畫邏輯圖A. (1)(2)(3) B. (2)(3)(1)C. (3)(2)(1) D. (1)(3)(2)18. 在四變量卡諾圖中，邏輯上不相鄰的一組最小項(xiàng)為( )。A. m1 與m3 B. m4 與m6 C. m5 與m13 D. m9 與m719. 半加器的進(jìn)位是兩個輸入操作數(shù)的（ ）邏輯運(yùn)算結(jié)果。A. 與 B. 或 C. 與非 D. 異或20. 半加器的結(jié)果位是兩個輸入操作數(shù)的 （ ） 邏

12、輯運(yùn)算。A. 與 B. 或 C. 與非 D. 異或21. 下列不屬于消除競爭冒險的方法的是 （ ）。 A. 增加反向驅(qū)動電路B. 發(fā)現(xiàn)并消去互補(bǔ)變量C. 增加乘積項(xiàng)D. 輸出端并聯(lián)濾波電容器22. 組合邏輯電路的競爭冒險是由于（ ）引起的。A. 電路不是最簡B. 電路有多個輸出C. 電路中存在延遲D. 電路中使用不同的門電路23. 下列觸發(fā)器中，不能在cp上升沿/下降沿翻轉(zhuǎn)從而克服了空翻現(xiàn)象的是（ ）。A. 邊沿D觸發(fā)器 B. 基本RS觸發(fā)器 C. JK觸發(fā)器 D. T觸發(fā)器24. 存儲8位二進(jìn)制信息要（ ）個觸發(fā)器 A. 2 B. 4 C. 8 D. 1025. 下列電路中，不屬于時序邏輯電

13、路的是 （ ）A. 計(jì)數(shù)器 B. 加法器 C. 寄存器 D. M序列信號發(fā)生器26. 構(gòu)成計(jì)數(shù)器的基本電路是（ ）A. 與門 B. 或門 C. 非門 D. 觸發(fā)器27. 若從0分別計(jì)數(shù)到64和10000，分別需要 （ ）個觸發(fā)器。A. 7, 14 B. 8, 14 C. 8, 13 D. 7, 1328. 同步時序邏輯電路分析的正確步驟是（ ）（1）列出電路次態(tài)真值表（2）根據(jù)狀態(tài)圖，用文字描述電路的邏輯功能（3）根據(jù)次態(tài)真值表和輸出表達(dá)式，作出給定電路的狀態(tài)表和狀態(tài)圖（4）根據(jù)給定的同步時序電路，寫出輸出函數(shù)和激勵函數(shù)表達(dá)式A. （1）（2）（3）（4）B. （4）（1）（3）（2）C. （

14、4）（3）（2）（1）D. （2）（3）（1）（4）29. 分析時序邏輯電路的一般步驟為（ ）（1）用文字描述所給時序邏輯電路的邏輯功能（2）根據(jù)給定的時序電路圖寫出各邏輯方程式（3）將驅(qū)動方程代入相應(yīng)觸發(fā)器的特性方程，求得各觸發(fā)器的各次態(tài)方程，也就是時序邏輯電路的狀態(tài)方程。（4）根據(jù)狀態(tài)方程和輸出方程，列出時序電路的狀態(tài)表，畫出狀態(tài)圖和時序圖。A. (1)(2)(3)(4) B. (2)(3)(4)(1) C. (2)(1)(3)(4) D. (2)(3)(1)(4)30. 以下屬于異步時序邏輯電路的是（ ）A. FIFOB. 加法器C. 譯碼器D. 比較器31. 簡單異步時序電路的分析過程

15、不包括下面哪項(xiàng)（ ）A. 寫出各觸發(fā)器的時鐘方程、驅(qū)動方程和電路的輸出方程B. 列狀態(tài)真值表，狀態(tài)真值表的輸入外部輸入和狀態(tài)輸入，輸出包括狀態(tài)輸出和外部輸出C. 從狀態(tài)真值表中判斷電路是否能夠自啟動D. 將狀態(tài)真值表轉(zhuǎn)換成狀態(tài)轉(zhuǎn)移圖32. 關(guān)于異步時序電路的分析，下面哪項(xiàng)描述是正確的（ ）A. 由狀態(tài)轉(zhuǎn)移圖可以得到時序電路的邏輯功能B. 在列狀態(tài)真值表，列出狀態(tài)真值表的輸入組合必須保證完整，例如若有N個外部輸入和M個狀態(tài)變量，則輸入組合是MN個C. 從狀態(tài)真值表就能夠判斷電路是否可以自啟動D. 如果該異步時序電路中包含有無效狀態(tài)，則該電路無法實(shí)現(xiàn)自啟動33. JK觸發(fā)器的特性方程為（ ）A.

16、Qn=JK+JKB. Qn=JKQC. Qn=JQ+KQD. Qn=JQ+KQ34. 設(shè)計(jì)一個10進(jìn)制的計(jì)數(shù)器，至少需要用到( )個D觸發(fā)器A. 3B. 4C. 5D. 635. 某數(shù)/摸轉(zhuǎn)換器的輸入為8位二進(jìn)制數(shù)字信號（D7D0），輸出為025.5V的模擬電壓。若數(shù)字信號的最低位是“1”其余各位是“0”，則輸出的模擬電壓為（ ）。A. 2.55V B. 0.1 V C. 0V D. 0.5V36. 已知D/A轉(zhuǎn)換電路中，當(dāng)輸入數(shù)字量為10000000時，輸出電壓為6.4V，則當(dāng)輸入為01010000時，輸出電壓為（ ） 。A. 6V B. 5V C. 4V D. 3V37. 實(shí)現(xiàn)A/D轉(zhuǎn)換主

17、要有四個步驟，其中（ ）不是A/D轉(zhuǎn)換的步驟。A. 采樣 B. 插值 C. 量化 D. 編碼38. 下列幾種A/D轉(zhuǎn)換器中，轉(zhuǎn)換速度最快的是（ ）A. 并行A/D轉(zhuǎn)換器 B. 計(jì)數(shù)型A/D轉(zhuǎn)換器 C. 逐次逼近型A/D轉(zhuǎn)換器D. 雙積分A/D轉(zhuǎn)換器39. 摩爾（moore）狀態(tài)機(jī)是一種（ ） 的狀態(tài)機(jī)。A. 輸出信號僅和狀態(tài)有關(guān) B. 輸出信號和狀態(tài)與輸入信號有關(guān) C. 輸出信號僅和輸入有關(guān) D. 輸出信號與狀態(tài)無關(guān)40. 碼值是單個位變化的是（ ）A. 二進(jìn)制編碼方式的狀態(tài)機(jī)B. 格雷碼編碼方式的狀態(tài)機(jī)C. 余三碼編碼方式的狀態(tài)機(jī)D. 以上都是41. 米勒（mealy）狀態(tài)機(jī)是一種（ ）的狀

18、態(tài)機(jī)。A. 輸出信號僅和狀態(tài)有關(guān) B. 輸出信號和狀態(tài)與輸入信號有關(guān) C. 輸出信號僅和輸入有關(guān) D. 輸出信號與狀態(tài)無關(guān)42. 碼值是連續(xù)編碼的是（ ）A. 二進(jìn)制編碼方式的狀態(tài)機(jī)B. 格雷碼編碼方式的狀態(tài)機(jī)C. 余三碼編碼方式的狀態(tài)機(jī)D. 以上都是43. 在一個由4個狀態(tài)組成的狀態(tài)機(jī)對應(yīng)的狀態(tài)編碼分別為：State1=4b0001，State2=4b0010,State3=4b0100,State4=4b1000。則該編碼方式為( )。A. BCDB. GrayC. One-HotD. Binary44. 在一個由4個狀態(tài)組成的狀態(tài)機(jī)對應(yīng)的狀態(tài)編碼分別為：State1=2b00，State

19、2=2b01,State3=2b11,State4=2b10。則該編碼方式為( )。A. BCDB. GrayC. One-HotD. Binary45. Xilinx IP核的配置文件的后綴（ ） A. bitB. hexC. xcoD. VHO46. IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP是指（ ）。A. 知識產(chǎn)權(quán)；B. 互聯(lián)網(wǎng)協(xié)議；C. 網(wǎng)絡(luò)地址；D. 都不是；47. IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為（ ）。A. 軟IP B. 固IPC. 硬IPD. 都不是48. IP核在EDA技

20、術(shù)和開發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP；下列所描述的IP核中，對于硬IP的正確描述為（ ）。A. 提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路；B. 提供設(shè)計(jì)的最總產(chǎn)品-掩膜；C. 以網(wǎng)表文件的形式提交用戶，完成了綜合的功能塊；D. 都不是。49. 可配置IP是參數(shù)化后的，可重定目標(biāo)IP，其優(yōu)點(diǎn)是可以對功能加以裁剪，以符合特定的應(yīng)用，以下不是可配置的參數(shù)的是（ ）A. 總線寬度B. 存儲器容量C. 使能功能塊D. 功耗50. 下列關(guān)于IP重用的說法錯誤的是 ( )A. IP核的重用是設(shè)計(jì)人員贏得迅速上市時間的主要策略。B. 調(diào)用IP核能避免重復(fù)勞

21、動，大大減輕工程師的負(fù)擔(dān)。C. IP核包括硬IP和軟IP。D. IP核最大的優(yōu)點(diǎn)是確保性能，但難以轉(zhuǎn)移到新的結(jié)構(gòu)中，是不可重配置。51. IP核設(shè)計(jì)目前不可實(shí)現(xiàn)的目標(biāo)是（ ）A. 通用性好B. 正確性有100%的保證C. 可移植性好D. 即插即用52. IP核設(shè)計(jì)的理想目標(biāo)是 （ ）A. 通用性好B. 可移植性好C. 即插即用D. 正確性有100%的保證53. 下列關(guān)于IP的設(shè)計(jì)流程正確的是 （ ）A. 規(guī)劃和制定設(shè)計(jì)規(guī)范-定義關(guān)鍵特性-模塊設(shè)計(jì)和集成-IP產(chǎn)品化-產(chǎn)品發(fā)布B. 定義關(guān)鍵特性-規(guī)劃和制定設(shè)計(jì)規(guī)范-模塊設(shè)計(jì)和集成-IP產(chǎn)品化-產(chǎn)品發(fā)布C. 規(guī)劃和制定設(shè)計(jì)規(guī)范-定義關(guān)鍵特性-模塊設(shè)

22、計(jì)和集成-產(chǎn)品發(fā)布-IP產(chǎn)品化D. 定義關(guān)鍵特性-規(guī)劃和制定設(shè)計(jì)規(guī)范-模塊設(shè)計(jì)和集成-產(chǎn)品發(fā)布-IP產(chǎn)品化54. 在項(xiàng)目規(guī)劃和制定設(shè)計(jì)規(guī)劃階段，將開發(fā)整個項(xiàng)目周期中需要的關(guān)鍵文檔，以下選項(xiàng)不包含其中的是（ ） A. 功能設(shè)計(jì)規(guī)范B. 驗(yàn)證規(guī)范C. 對外系統(tǒng)接口的詳細(xì)定義D. 開發(fā)計(jì)劃55. IP驗(yàn)證策略需要涵蓋的測試類型有（ ） A. 兼容性驗(yàn)證B. 邊界驗(yàn)證C. 隨機(jī)驗(yàn)證D. 以上都是56. 以下關(guān)于驗(yàn)證平臺的特征說法錯誤的是（ ）A. 驗(yàn)證平臺的設(shè)計(jì)不會隨著測試模塊的不同而不同。B. 以事務(wù)處理的方式產(chǎn)生測試激勵，檢查測試響應(yīng)。C. 驗(yàn)證平臺應(yīng)該盡可能地使用可重用仿真模塊，而不是從頭開始編

23、寫。D. 所有的響應(yīng)檢查應(yīng)該是自動的，而不是設(shè)計(jì)人員通過觀看仿真波形的方式來判斷結(jié)果是否正確。57. 下列關(guān)于可再用IP的說法正確的是（ ）A. 可再用IP是在充分高的抽象級上設(shè)計(jì)的，因而可以方便地在各種工藝和結(jié)構(gòu)上轉(zhuǎn)移。B. 可再用IP是參數(shù)化后的可重定目標(biāo)IP，其優(yōu)點(diǎn)是可以對功能加以裁剪以符合特定的應(yīng)用。C. 可再用IP是著眼于按各種再使用標(biāo)準(zhǔn)定義的格式和快速集成的要求而建立的，便于移植，更重要的是有效集成。D. 以上說法均不正確。58. 根據(jù)IP的使用劃分，IP建立者可以設(shè)計(jì)（ ）種形式的IP。A. 2B. 3C. 4D. 559. 國內(nèi)IP市場相對落后有很多原因，以下選項(xiàng)不是原因之一的

24、是（ ）A. IP使用公司的規(guī)模太小因而很難承受高昂的IP使用費(fèi)用；B. IP設(shè)計(jì)公司設(shè)計(jì)實(shí)力太弱以至于還沒有自己的IP；C. 相關(guān)法律還不太成熟；D. IP未能得到充分的重視。60. 以下不屬于IP供應(yīng)商的是（ ）A. ARMB. RambusC. CevaD. 華為61. 一般把EDA技術(shù)發(fā)展分為3個階段，以下選項(xiàng)不是EDA技術(shù)的發(fā)展階段的是（ ）A. CAD B. GAL C. CAE D. ESDA62. 下列不屬于EDA技術(shù)共同特點(diǎn)的是( )。A. 使用EDA軟件設(shè)計(jì)電子系統(tǒng)，提高了設(shè)計(jì)的效率，縮短了設(shè)計(jì)周期。B. 使用EDA軟件設(shè)計(jì)的電子系統(tǒng)，采用了模塊化和層次化的設(shè)計(jì)方法。C.

25、使用EDA軟件設(shè)計(jì)電子系統(tǒng)，不再需要分工設(shè)計(jì)，團(tuán)體協(xié)作。D. 大多數(shù)EDA軟件都具有仿真和模擬功能。63. 英文縮寫ESL在EDA領(lǐng)域的具體含義是（ ）A. Electronic System LevelB. Electronic Sports LeagueC. Expected Significance Level D. English as a Second Language64. 目前的ESL工具通常采用工業(yè)建模語言進(jìn)行建模，以下不是常用的工業(yè)建模語言的是（ ）A. VBB. C/C+C. SYSTEM CD. SYSTEM verilog65. 比較動態(tài)驗(yàn)證和靜態(tài)驗(yàn)證，以下選項(xiàng)不是動態(tài)

26、驗(yàn)證的不足的是（ ）A. 動態(tài)驗(yàn)證很難選擇激勵達(dá)到覆蓋電路所有功能的目的；B. 動態(tài)仿真很耗費(fèi)時間；C. 動態(tài)驗(yàn)證只限于數(shù)字邏輯電路；D. 以上都是。66. 以下不屬于動態(tài)驗(yàn)證工具的是（ ）A. NanoSim B. SPICEC. PrimetimeD. ModelSim67. 以下不是靜態(tài)驗(yàn)證需要輸入的信息的是（ ）A. 激勵信息B. 電路模型C. 相關(guān)參數(shù)D. 命令68. 以下屬于靜態(tài)驗(yàn)證工具的是（ ）A. NanoSim B. SPICEC. PrimetimeD. ModelSim69. 以下屬于邏輯綜合工具的是（ ）A. NanoSim B. Design CompilerC. P

27、rimetimeD. ModelSim70. 一個好的綜合工具的典型優(yōu)化策略有（ ）A. 器件復(fù)用B. 時序重排C. 狀態(tài)機(jī)重新編譯D. 以上都是71. 內(nèi)建自測（BIST）的基本結(jié)構(gòu)包含電路有（ ）A. 選擇器，向量生成器B. 響應(yīng)分析器，選擇器C. 被測電路，BIST控制器D. 以上都是72. 常用的可測性設(shè)計(jì)有（ ）A. 內(nèi)部掃描測試設(shè)計(jì)B. 自動測試矢量生成C. 邊界掃描測試D. 以上都是73. 在EDA 工具中，能將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為（ ）。A. 仿真器B. 綜合器C. 布局布線器D. 下載器74. 以下屬于布局布線工具的是（ ）A. Astro B. De

28、sign CompilerC. PrimetimeD. ModelSim75. 下列不屬于物理驗(yàn)證的分類類別的是（ ）A. DRC(設(shè)計(jì)規(guī)則檢查)B. ERC(電器規(guī)則檢查)C. LVS(版圖電路圖同一性比較)D. CTS(時鐘樹綜合)76. 以下不屬于參數(shù)提取類別的是 （ ）A. 1-D提取B. 2-D提取C. 3-D提取D. 4-D提取77. Xilinx公司定義的FPGA的最基本邏輯單位（ ） 。A. LUTB. sliceC. CLBD. RAM78. 下面哪個選項(xiàng)不屬于Slice的內(nèi)部結(jié)構(gòu)（ ）A. 多路復(fù)用器B. 觸發(fā)器C. LUTD. DCM79. FPGA的可編程是主要基于（

29、）結(jié)構(gòu)。A. 查找表（LUT）；B. 與陣列可編程；C. 或陣列可編程；D. 與或陣列可編程；80. FPGA內(nèi)的LUT本質(zhì)上就是一個（ ） 。A. 觸發(fā)器 B. 寄存器 C. RAMD. 以上都不是81. 在設(shè)計(jì)中要例化一個硬件乘法器以下方法不能實(shí)現(xiàn)的是A. CoreGen B. Language TemplateC. Architeture WizardD. 原理圖方式82. 當(dāng)使用CoreGen生成一個乘法器的時候，下面哪個選項(xiàng)屬于不可配置的( )A. 乘法器類型 B. 輸出端的符號和位寬C. 同步復(fù)位和時鐘使能端的優(yōu)先級D. 乘法器的結(jié)構(gòu)組成83. 下列有關(guān)IOB的說法錯誤的是（ ）A

30、. IOB中分開了輸入、輸出端的時鐘及時鐘使能信號。B. IOB中共享了置位和復(fù)位信號。C. IOB中輸入口采用了兩個DDR寄存器。D. IOB中輸出口采用了兩個DDR寄存器。84. Xilinx的輸入輸出塊稱為（ ）A. IOBB. LABC. sliceD. LUT85. 下面不是單端I/O標(biāo)準(zhǔn)的是（ ）。A. LVTTL B. LVMOS C. LVDS D. GTL86. 下面不是信號標(biāo)準(zhǔn)的是（ ）A. GTLP B. LDTC. BLVDS D. ULVDS87. 使用數(shù)控阻抗DCI的好處是（ ）。A. 可以提高信號的完整性，通過消除殘端反射。B. 減少板子布線的復(fù)雜度C. 減少為消

31、除殘端反射的外部電阻的數(shù)量。D. 以上全部是。88. 下列有關(guān)數(shù)控阻抗DCI的說法錯誤的是（ ）。A. DCI常放置在傳輸線路的尾端。B. DCI可消除溫度，電壓對線路的影響。C. DCI將影響信號的完整性，主要是因?yàn)楫a(chǎn)生了殘端反射。D. 電路采用DCI可以減少板子布線的復(fù)雜度。89. 在xilinx中RAM的實(shí)現(xiàn)方法有（ ）。A. 內(nèi)嵌塊RAMB. 分布式存儲器C. 16位移位寄存器D. 以上都是90. 1LUT等于（ ） 。A. 8 RAM bits B. 16 RAM bits C. 32 RAM bits D. 64RAM bits91. Xilinx的FPGA芯片內(nèi)部的塊RAM可以配

32、置為（ ）A. 單端口RAMB. 雙端口RAMC. FIFOD. 以上都是92. Xilinx公司的塊RAM資源的結(jié)構(gòu)基本容量（ ）A. 18KbB. 24KBC. 36KBD. 64Kb93. 最新的Virtex II 器件最多可以提供 個全局時鐘輸入端口和 個數(shù)字時鐘管理模塊。 （ ）A. 15，8 B. 16,7 C. 16,8 D. 15,794. Virtex-II最多有（ ）個專用全局時鐘復(fù)用器。A. 4 B. 8 C. 16 D. 3295. 在xilinx的FPGA內(nèi)嵌的DCM模塊用來（ ）。A. 時鐘管理B. 邏輯設(shè)計(jì)C. 信號處理D. 網(wǎng)絡(luò)處理96. DCM的主要優(yōu)點(diǎn)有(

33、)A. 實(shí)現(xiàn)零時鐘偏移B. 消除時鐘分配延遲C. 實(shí)現(xiàn)時鐘閉環(huán)控制D. 以上均正確Verilog HDL一、 判斷題（將判斷結(jié)果填入括號中。正確的填“”，錯誤的填“”）：1. 硬件描述語言HDL的發(fā)展至今僅僅10多年歷史，但成功地應(yīng)用于設(shè)計(jì)的各個階段：建模、仿真、驗(yàn)證和綜合等。 （ ）2. Verilog HDL和VHDL都是用于邏輯設(shè)計(jì)的硬件描述語言，但只有VHDL語言成為IEEE標(biāo)準(zhǔn)。 （ ）3. Verilog的模塊由兩部分組成，一部分描述接口，另一部分描述邏輯功能。 （ ）4. Verilog模塊的端口定義時不可同時進(jìn)行I/O說明。 （ ）5. Verilog模塊的內(nèi)容包括I/O說明、

34、內(nèi)部信號聲明和功能定義。 （ ）6. 在引用Verilog模塊時，必須嚴(yán)格按照模塊定義的端口順序來連接，并且標(biāo)明原模塊定義時規(guī)定的端口名。 （ ）7. Verilog HDL中的標(biāo)識符可以是任意組字母、數(shù)字、$符號和_(下劃線）符號的組合，但標(biāo)識符的第一個字符必須是字母或者下劃線。 （ ）8. 在Verilog HDL語言中有兩種形式的注釋，“/*.*/”是指注釋在本行結(jié)束，“/”可以擴(kuò)展至多行注釋。 （ ）9. Verilog HDL中邏輯數(shù)值區(qū)分大小寫，“0x1z”和“0X1Z”不同。 （ ）10. 在Verilog HDL語言中有三類常量：整型、實(shí)數(shù)型、字符串型，下劃線符號“_”可以隨意

35、用在整數(shù)或?qū)崝?shù)中，沒有限制。 （ ）11. 在Verilog HDL語言中參數(shù)型常數(shù)經(jīng)常用于定義延遲時間和變量寬度，在模塊或?qū)嵗脮r，可通過參數(shù)傳遞改變在被引用模塊或?qū)嵗幸讯x的參數(shù)。 （ ）12. 在Verilog HDL語言中有兩大類數(shù)據(jù)類型：線網(wǎng)類型、寄存器類型。 （ ）13. 在Verilog HDL語言中wire型數(shù)據(jù)常用來表示以assign關(guān)鍵字指定的組合邏輯信號，Verilog程序模塊中輸入、輸出信號類型默認(rèn)時自動定義為wire型。 （ ）14. 在Verilog HDL語言中reg型數(shù)據(jù)常用來表示“always”模塊內(nèi)的指定信號，常代表觸發(fā)器，在“always”塊內(nèi)，被賦值

36、的信號也可以是wire型數(shù)據(jù)。 （ ）15. 在Verilog HDL語言中非阻塞賦值符“=”與小于等于符“=”意義完全不同，小于等于符是關(guān)系運(yùn)算符，用于比較大小，而非阻塞賦值符用于賦值操作。 （ ）16. 在進(jìn)行算術(shù)運(yùn)算操作時，如果某一個操作數(shù)有不確定的值x，則整個結(jié)果為0。（ ）17. 在Verilog HDL語言中“&”和“|”都屬于邏輯運(yùn)算符。 （ ）18. Verilog HDL語言中的所有關(guān)系運(yùn)算符有著相同的優(yōu)先級別，關(guān)系運(yùn)算符的優(yōu)先級別低于算術(shù)運(yùn)算符的優(yōu)先級別。 （ ）19. 在Verilog HDL語言中條件運(yùn)算符“?:”屬于二目運(yùn)算符。 （ ）20. 在Verilog HDL

37、語言的位運(yùn)算符中除了“”是單目運(yùn)算符以外，均為二目運(yùn)算符，即要求運(yùn)算符兩側(cè)各有一個操作數(shù)。 （ ）21. 在Verilog HDL位拼接表達(dá)式中不允許存在沒有指明位數(shù)的信號，這是因?yàn)樵谟?jì)算拼接信號的位寬的大小時必須知道其中每個信號的位寬。 （ ）22. 在Verilog HDL中有兩種移位運(yùn)算符：“”，表達(dá)式“an”表示將操作數(shù)n右移a位。 （ ）23. Verilog HDL的縮減運(yùn)算符運(yùn)算結(jié)果為一位二進(jìn)制數(shù)，與操作數(shù)位數(shù)無關(guān)。 （ ）24. 在電平敏感事件控制中，過程語句一直延遲到條件變?yōu)檎婧蟛艌?zhí)行，形式為：wait （condition） procedural_statement。 （

38、）25. 信號跳變沿事件控制中，過程語句的執(zhí)行，需等到指定事件發(fā)生，否則不能繼續(xù)執(zhí)行。 （ ）26. 在Verilog HDL的條件語句中if和else后面可以包含一個內(nèi)嵌的操作語句，也可以利用begin和end關(guān)鍵詞包含多個操作語句。 （ ）27. 在Verilog HDL語言中執(zhí)行完case分項(xiàng)后的語句，則繼續(xù)執(zhí)行下面語句，直到endcase語句。 （ ）28. 在Verilog HDL的case語句中必須存在default項(xiàng)。 （ ）29. 在Verilog HDL中repeat語句可以連續(xù)執(zhí)行一條語句n次，格式為：repeat（表達(dá)式）語句;，表達(dá)式通常為常量表達(dá)式。 （ ）30. V

39、erilog HDL語言的while循環(huán)語句包含的語句至少被執(zhí)行一次。 （ ）31. 在Verilog HDL中for語句的一般形式為：for（表達(dá)式1，表達(dá)式2，表達(dá)式3）語句。 （ ）32. Verilog HDL語言中for循環(huán)語句實(shí)際上相當(dāng)于采用while循環(huán)語句，但語句更簡練。（ ）33. 任務(wù)可以啟動其它的任務(wù)和函數(shù)，而函數(shù)則不能啟動任務(wù)。 （ ）34. 函數(shù)可以沒有輸入變量，只能與主模塊共用同一個仿真時間單位。 （ ）35. 任務(wù)和函數(shù)往往是在大的程序模塊中且在不同地點(diǎn)多次用到的相同的程序段。（ ）36. 監(jiān)控任務(wù)$monitor連續(xù)監(jiān)控指定的參數(shù)，只要參數(shù)表中的參數(shù)值發(fā)生變化，

40、整個參數(shù)表就在時間步結(jié)束時顯示。 （ ）37. 系統(tǒng)函數(shù)$time可以返回一個32位的整數(shù)來表示當(dāng)前的仿真時刻值，該時刻值是以模塊的仿真時間尺度為基準(zhǔn)的。 （ ）38. 系統(tǒng)任務(wù)$finish的作用是結(jié)束仿真過程，$finish可以帶參數(shù)也可以省略，默認(rèn)的參數(shù)值為0。 （ ）39. 系統(tǒng)任務(wù)$stop任務(wù)的作用是把EDK工具置成暫停模式，這個任務(wù)不可以帶參數(shù)表達(dá)式。 （ ）40. 在Verilog HDL程序中有兩個系統(tǒng)任務(wù)$readmemb和$readmemh用來從文件中讀取數(shù)據(jù)到存儲器中。 （ ）41. 在Verilog HDL程序中系統(tǒng)任務(wù)$random可用來產(chǎn)生隨機(jī)數(shù)，函數(shù)被調(diào)用時返回

41、一個32位的無符號整數(shù)。 （ ）42. define命令只能出現(xiàn)在模塊定義外面，宏名的有效范圍為定義命令之后到源文件結(jié)束。 （ ）43. 條件編譯是指當(dāng)滿足一定條件時對一組語句進(jìn)行編譯，而當(dāng)條件不滿足時則編譯另一部分。 （ ）44. 在Verilog HDL語句中，include命令可以出現(xiàn)在源程序的任何地方，一個include命令可以指定多個被包含的文件。 （ ）45. 在Verilog HDL語句中，timescale命令的格式為：timescale/。 （ ）46. 十六位的二進(jìn)制超前進(jìn)位加法電路可以用兩個四位二進(jìn)制超前進(jìn)位加法電路再加上超前進(jìn)位形成邏輯來構(gòu)成。 （ ）47. 八位的二進(jìn)

42、制超前進(jìn)位乘法電路可用兩個四位二進(jìn)制超前進(jìn)位乘法電路再加上超前進(jìn)位形成邏輯來構(gòu)成。 （ ）48. 用邏輯圖或門級結(jié)構(gòu)的Verilog模塊來表示比較器比利用Verilog HDL語言來設(shè)計(jì)更容易。 （ ）49. 多路選擇器簡稱多路器，它是一個單輸入，多輸出的組合邏輯電路，在數(shù)字系統(tǒng)中有著廣泛的應(yīng)用。 （ ）50. 在硬線邏輯構(gòu)成的運(yùn)算電路中只要電路的規(guī)模允許，我們可以比較自由地來確定總線位寬，因此可以大大提高數(shù)據(jù)流通的速度。 （ ）51. 流水線設(shè)計(jì)實(shí)際上是把規(guī)模較大，層次較多的組合邏輯電路分為幾個級，在每一級插入寄存器組并暫存中間數(shù)據(jù)。 （ ）52. 狀態(tài)機(jī)的編碼方式有多種，典型的編碼方式有狀

43、態(tài)位直接輸出型編碼、順序編碼和一位熱碼編碼。 （ ）53. 一段式狀態(tài)機(jī)描述方法就是將狀態(tài)的同步轉(zhuǎn)移，狀態(tài)輸出和狀態(tài)的輸入條件都寫在一個always模塊中。 （ ）54. 兩段式狀態(tài)機(jī)描述方法采用兩個模塊，采用同步時序描述狀態(tài)轉(zhuǎn)移，采用組合邏輯判斷狀態(tài)轉(zhuǎn)移條件。 （ ）55. 在三段式FSM描述方法中判斷狀態(tài)轉(zhuǎn)移的always模塊的case語句判斷的是下一狀態(tài)“ns”，同步時序FSM輸出的always模塊的case語句判斷的條件是當(dāng)前狀態(tài)“cs”。 （ ）56. Johnson計(jì)數(shù)器的特點(diǎn)是每次狀態(tài)變化時僅有一個觸發(fā)器改變狀態(tài),譯碼電路簡單,譯碼時存在競爭冒險現(xiàn)象。 （ ）57. 格雷碼計(jì)數(shù)器

44、(Gray counter)是為了在異步時鐘域之間傳遞計(jì)數(shù)結(jié)果而用到的計(jì)數(shù)器，因?yàn)楦窭状a計(jì)數(shù)器計(jì)數(shù)時相鄰的數(shù)之間只有一個bit發(fā)生了變化。 （ ）58. 通用移位寄存器是指寄存器中所存的代碼能夠在移位脈沖的作用下依次左移或右移。 （ ）59. 桶型移位寄存器的移位是通過對數(shù)據(jù)字的指定位左移或右移實(shí)現(xiàn)的。 （ ）60. 基于仿真的驗(yàn)證的目的是來檢驗(yàn)RTL模型與門級網(wǎng)表之間在功能上仿真是否相一致，RTL模型與邏輯門級模型不可同時進(jìn)行仿真。 （ ）61. 形式化驗(yàn)證也需要測試平臺和測試矢量。 （ ）62. 在進(jìn)行仿真時，功能正確性可以不考慮。 （ ）63. Verilog HDL語句“always

45、#5 clk = clk;”產(chǎn)生的時鐘周期為5個時間單位。 （ ）64. 定時驗(yàn)證利用器件的模型和電路互連關(guān)系來分析電路的時序，判斷在實(shí)際設(shè)計(jì)中是否能達(dá)到硬件定時約束條件和輸入輸出定時特性的要求。 （ ）65. 若一款FPGA其可運(yùn)行的最大時鐘頻率為50MHZ，則以0.2ns為周期的時鐘源可用。 （ ）66. 如果在時鐘邊沿前后輸入端的數(shù)據(jù)不能在足夠的時間內(nèi)保持穩(wěn)定，則邊沿觸發(fā)的觸發(fā)器就不能正常工作。 （ ）67. 為了使觸發(fā)器能正確工作，觸發(fā)器輸入端的數(shù)據(jù)必須在時鐘有效沿之后足夠長的時間內(nèi)保持穩(wěn)定。 （ ）68. 時鐘輸出延時是指從時鐘定義點(diǎn)到不同的觸發(fā)器時鐘引腳的延時差。 （ ）69. 引

46、腳到引腳延時是指輸入引腳處的信號經(jīng)過時序邏輯進(jìn)行傳輸，出現(xiàn)在外部引腳上時所需的時間。 （ ）70. 在定時驗(yàn)證中，完成定時驗(yàn)證內(nèi)置的系統(tǒng)任務(wù)都有檢查Verilog HDL語法錯誤的功能。 （ ）二、 單項(xiàng)選擇題（選擇一個正確的答案，將相應(yīng)的字母填入題內(nèi)的括號中）：1. 目前應(yīng)用最廣泛的硬件描述語言是（ ）。A. VHDL B. Verilog HDL C. 匯編語言 D. C語言2. HDL語言的英文全稱是（ ）。A. Hard Design LanguageB. Hard Description LanguageC. Hard ware Description LanguageD. Hard

47、ware Design Language3. Verilog HDL與VHDL相比，其最大優(yōu)點(diǎn)是（ ）。A. 容易掌握 B. 資源豐富 C. 易于理解和設(shè)計(jì)重用 D. 便于文檔管理4. 對于特大型（千萬門級以上）的系統(tǒng)級數(shù)字電路設(shè)計(jì)，下列設(shè)計(jì)語言更為合適的是（ ）。A. Verilog HDLB. VHDLC. 匯編語言D. C語言5. 下列關(guān)于Verilog HDL語言模塊的結(jié)構(gòu)說法錯誤的是（ ）。A. Verilog HDL的基本設(shè)計(jì)單元是模塊B. 一個模塊由兩部分組成，一部分描述接口，另一部分描述邏輯功能C. 每個Verilog HDL程序包括3個主要部分：端口定義，I/O聲明和功能定義

48、D. Verilog HDL結(jié)構(gòu)位于module和endmodule聲明語句之間6. 下列有關(guān)于Verilog HDL模塊的說法錯誤的是（ ）。A. 模塊的內(nèi)容可以存在于module和endmodule兩個語句之外B. 模塊可以分為兩種類型：一種是為了讓模塊最終能生成電路的結(jié)構(gòu)，兩一種只是為了測試設(shè)計(jì)電路的邏輯功能是否正確C. 每個模塊要進(jìn)行端口定義，并說明它是輸出口還是輸入口，然后對模塊的功能進(jìn)行描述D. Verilog HDL程序的書寫格式自由，一行可以寫幾個語句，一個語句也可以分寫多行7. 一模塊的I/O端口說明：“input 7:0 a;”，則關(guān)于該端口說法正確的是（ ）。A. 輸入端口，位寬為8 B. 輸出端口，位寬為8C. 輸入端口，位寬為7 D. 輸出端口，位寬為78. 下列關(guān)于Verilog HDL語言模塊的端口定義說法錯誤的是（ ）。A. 模塊的端口表示的是模塊的輸入還是輸出口名B. 在端口的聲明語句中可以進(jìn)行I/O說明C. 模塊端口聲明了模塊的輸入輸出口，