可編程邏輯器件

1、9.1 引言引言 可編程邏輯器件可編程邏輯器件(PLD)是在半導(dǎo)體存儲器基礎(chǔ)上是在半導(dǎo)體存儲器基礎(chǔ)上發(fā)展起來的一種發(fā)展起來的一種大規(guī)模集成電路大規(guī)模集成電路，它通過改變外加的，它通過改變外加的二進(jìn)制碼，而不必去改變電路的硬件，就可以改變電二進(jìn)制碼，而不必去改變電路的硬件，就可以改變電路的邏輯功能。路的邏輯功能。 第第9 9章章 可編程邏輯器件可編程邏輯器件 可編程邏輯器件大致經(jīng)歷了從可編程邏輯器件大致經(jīng)歷了從PROM、PLA、PAL、GAL、EPLD、FPGA、 CPLD的發(fā)展過程，在結(jié)構(gòu)、工的發(fā)展過程，在結(jié)構(gòu)、工藝、集成度、功能、速度和靈活性方面都有很大的改進(jìn)和藝、集成度、功能、速度和靈活性

2、方面都有很大的改進(jìn)和提高。提高。 9.2可編程邏輯器件的發(fā)展可編程邏輯器件的發(fā)展 1. 70年代，熔絲編程的年代，熔絲編程的PROM和和PLA器件。器件。 2. 70年代末，年代末，PAL器件。器件。 3. 80年代初，比年代初，比PAL使用更靈活的使用更靈活的GAL器件。器件。 4 . 80年代中期，提出現(xiàn)場可編程概念，世界上第一片年代中期，提出現(xiàn)場可編程概念，世界上第一片F(xiàn)PGA器件出現(xiàn)，同時(shí)推出器件出現(xiàn)，同時(shí)推出EPLD(Erasable Programmble Logic Device)器件，較器件，較GAL器件有更高的集成度，可以用器件有更高的集成度，可以用紫外線或電擦除。紫外線或電

3、擦除。 5. 80年代末，在系統(tǒng)可編程技術(shù)，并且推出了一系列具年代末，在系統(tǒng)可編程技術(shù)，并且推出了一系列具備在系統(tǒng)可編程能力的器件備在系統(tǒng)可編程能力的器件CPLD（復(fù)雜可編程邏輯器（復(fù)雜可編程邏輯器件）。件）。 1 1GALGAL器件的結(jié)構(gòu)器件的結(jié)構(gòu)9.3 可編程邏輯器件的結(jié)構(gòu)可編程邏輯器件的結(jié)構(gòu)輸入緩沖器輸入緩沖器與陣列與陣列固定或門固定或門輸出邏輯宏單元輸出邏輯宏單元 1 1. IN1和和IN2為輸入信號，經(jīng)緩沖門輸出為輸入信號，經(jīng)緩沖門輸出IN1和和IN2的原、的原、反變量輸入與陣列。反變量輸入與陣列。 2. GAL器件與邏輯是可編程的，或邏輯固定?？删幊唐骷c邏輯是可編程的，或邏輯固定

4、?？删幊膛c門的輸出等于圖中點(diǎn)黑點(diǎn)的輸入信號的與邏輯。與門的輸出等于圖中點(diǎn)黑點(diǎn)的輸入信號的與邏輯。 3.內(nèi)部控制信號內(nèi)部控制信號A用來控制輸出二選一數(shù)據(jù)用來控制輸出二選一數(shù)據(jù)MUX的輸?shù)妮敵?，?dāng)出，當(dāng)A為為0時(shí)，可以實(shí)現(xiàn)組合邏輯電路；當(dāng)時(shí)，可以實(shí)現(xiàn)組合邏輯電路；當(dāng)A為為1時(shí)，可時(shí)，可以實(shí)現(xiàn)時(shí)序邏輯電路?？刂菩盘栆詫?shí)現(xiàn)時(shí)序邏輯電路?？刂菩盘朆控制三態(tài)反相器處于控制三態(tài)反相器處于工作狀態(tài)還是高阻狀態(tài)。當(dāng)工作狀態(tài)還是高阻狀態(tài)。當(dāng)B為為1時(shí)，三態(tài)門處于工作狀時(shí)，三態(tài)門處于工作狀態(tài)；當(dāng)態(tài)；當(dāng)B為為0時(shí)，則三態(tài)反相器為高阻狀態(tài)。內(nèi)部控制信時(shí)，則三態(tài)反相器為高阻狀態(tài)。內(nèi)部控制信號狀態(tài)由計(jì)算機(jī)編程自動生成。號狀

5、態(tài)由計(jì)算機(jī)編程自動生成。 GAL的結(jié)構(gòu)的結(jié)構(gòu) 2 2CPLD的結(jié)構(gòu)的結(jié)構(gòu) 多個(gè)與多個(gè)與GAL器件內(nèi)部結(jié)構(gòu)相似的宏單元器件內(nèi)部結(jié)構(gòu)相似的宏單元每個(gè)宏單元每個(gè)宏單元有多個(gè)有多個(gè)I/O連接端與連接端與IC的的外引線連接外引線連接通過可編程連接陣列與控制信號連接通過可編程連接陣列與控制信號連接 MAXEPM7128S MAXEPM7128S為為ALTERA公司的公司的CPLD器件器件,具有具有2500個(gè)可用門，個(gè)可用門，128個(gè)個(gè)宏單元。宏單元。 MAXEPM7128S的引腳說明的引腳說明 引腳名引腳名引腳號引腳號引腳功能引腳功能INPUT/GCLK183輸入輸入/全局時(shí)鐘全局時(shí)鐘1INPUT/GCL

6、Rn1輸入輸入/全局清零全局清零INPUT/OE184輸入輸入/輸出使能輸出使能1INPUT/OE2/GCLK22輸入輸入/輸出使能輸出使能2/全局時(shí)鐘全局時(shí)鐘2TDI14編程數(shù)據(jù)輸入編程數(shù)據(jù)輸入TMS23編程模式選擇編程模式選擇TCK62編程時(shí)鐘編程時(shí)鐘TDO71編程數(shù)據(jù)輸出編程數(shù)據(jù)輸出GNDINT42,825V電壓地端電壓地端GNDIO7,19,32,47,59,72I/O地地VCCINT(5.0V Only)3,435V電壓輸入端電壓輸入端I/O4、5、6等等68個(gè)個(gè)輸入輸出引腳輸入輸出引腳 3. FPGA的結(jié)構(gòu)的結(jié)構(gòu) 它由它由3種可編程單元和一個(gè)種可編程單元和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)

7、存儲用于存放編程數(shù)據(jù)的靜態(tài)存儲器組成。這器組成。這3種可編程單元是：種可編程單元是：輸入輸入/輸出模塊（輸出模塊（IOB，I/O Block）、邏輯單元（）、邏輯單元（LE）和）和互連資源（互連資源（IR，Inter- connect Resource）。它們的）。它們的工狀態(tài)全都由數(shù)據(jù)存儲器工狀態(tài)全都由數(shù)據(jù)存儲器中的數(shù)定。中的數(shù)定。 ， FPGA的基本邏輯單元的基本邏輯單元LE是由可編程的查找表是由可編程的查找表（LUT，Look-Up Table）構(gòu)成。典型的）構(gòu)成。典型的FPGA器件如器件如Altera的的Cyclone、Stratix系列，系列，Xilinx的的Spartan、Virt

8、ex系列等。系列等。LUT本質(zhì)上就是一個(gè)本質(zhì)上就是一個(gè)RAM。目前。目前FPGA中多使用中多使用4輸入的輸入的LUT，所以每一個(gè)，所以每一個(gè)LUT可以可以看成一個(gè)有看成一個(gè)有4位地址線的位地址線的161位的位的RAM。當(dāng)用戶通。當(dāng)用戶通過原理圖或硬件描述語言描述了一個(gè)邏輯電路以后，過原理圖或硬件描述語言描述了一個(gè)邏輯電路以后，F(xiàn)PGA開發(fā)軟件會自動計(jì)算邏輯電路的所有可能的結(jié)開發(fā)軟件會自動計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入果，并把結(jié)果事先寫入RAM，每輸入一個(gè)信號進(jìn)行，每輸入一個(gè)信號進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)

9、容，然后輸出即可。應(yīng)的內(nèi)容，然后輸出即可。用用LUTLUT實(shí)現(xiàn)實(shí)現(xiàn)4 4輸入與門邏輯輸入與門邏輯 實(shí)際邏輯電路實(shí)際邏輯電路a,b,c,d 輸入輸入邏輯輸出邏輯輸出0000000010.11111LUTLUT的實(shí)現(xiàn)方式的實(shí)現(xiàn)方式地址地址RAM中存儲的內(nèi)容中存儲的內(nèi)容0000000010.11111. FPGA中的中的LE一般包含一個(gè)一般包含一個(gè)LUT、一個(gè)、一個(gè)D觸發(fā)器觸發(fā)器和相和相關(guān)的邏輯。這樣，關(guān)的邏輯。這樣，LE即可實(shí)現(xiàn)組合邏輯，又可實(shí)現(xiàn)即可實(shí)現(xiàn)組合邏輯，又可實(shí)現(xiàn)時(shí)序時(shí)序邏輯。邏輯。 如實(shí)現(xiàn)時(shí)序邏輯：如實(shí)現(xiàn)時(shí)序邏輯：n+1()QDAB CD虛線部分的組合虛線部分的組合邏輯可由邏輯可由LUT

10、實(shí)實(shí)現(xiàn)現(xiàn)D觸發(fā)器觸發(fā)器實(shí)實(shí)現(xiàn)時(shí)序邏輯現(xiàn)時(shí)序邏輯 9.4 9.4 用可編程邏輯器件實(shí)現(xiàn)基本邏輯電路用可編程邏輯器件實(shí)現(xiàn)基本邏輯電路9.4.19.4.1傳統(tǒng)的電子設(shè)計(jì)與傳統(tǒng)的電子設(shè)計(jì)與可編程邏輯器件可編程邏輯器件設(shè)計(jì)比較設(shè)計(jì)比較設(shè)計(jì)一個(gè)邏輯電路實(shí)現(xiàn)邏輯函數(shù)設(shè)計(jì)一個(gè)邏輯電路實(shí)現(xiàn)邏輯函數(shù) BCBAX1.1.傳統(tǒng)的電子設(shè)計(jì)流程傳統(tǒng)的電子設(shè)計(jì)流程第一步：設(shè)計(jì)電路，畫出實(shí)現(xiàn)邏輯函數(shù)的邏輯圖第一步：設(shè)計(jì)電路，畫出實(shí)現(xiàn)邏輯函數(shù)的邏輯圖 第二步：選擇相應(yīng)的邏輯元器件第二步：選擇相應(yīng)的邏輯元器件ICIC，通過各通過各ICIC邏輯門的正確連接，實(shí)現(xiàn)相應(yīng)的邏輯功能。邏輯門的正確連接，實(shí)現(xiàn)相應(yīng)的邏輯功能。第三步：進(jìn)行電路

11、的實(shí)際調(diào)試與測試。第三步：進(jìn)行電路的實(shí)際調(diào)試與測試。2. 2. PLD設(shè)計(jì)流程設(shè)計(jì)流程 首先根據(jù)設(shè)計(jì)要求寫出相應(yīng)的邏輯表達(dá)式，在計(jì)首先根據(jù)設(shè)計(jì)要求寫出相應(yīng)的邏輯表達(dá)式，在計(jì)算機(jī)上利用算機(jī)上利用PLD軟件通過原理圖輸入方式或硬件描軟件通過原理圖輸入方式或硬件描述語言（述語言（HDL）輸入方式輸入邏輯設(shè)計(jì)描述，經(jīng)計(jì)）輸入方式輸入邏輯設(shè)計(jì)描述，經(jīng)計(jì)算機(jī)仿真驗(yàn)證后，下載到算機(jī)仿真驗(yàn)證后，下載到PLD器件中。器件中。 例如，選用例如，選用Altera公司的公司的PLD器件器件EPM7128S來來實(shí)現(xiàn)邏輯函數(shù)實(shí)現(xiàn)邏輯函數(shù) PLD內(nèi)部引腳內(nèi)部引腳27、28和和29被設(shè)置為輸入端被設(shè)置為輸入端A、B和和C ，

12、引腳，引腳73被設(shè)置為輸出端被設(shè)置為輸出端X。本設(shè)計(jì)實(shí)例僅利用了。本設(shè)計(jì)實(shí)例僅利用了CPLD內(nèi)部很少的資源，可以在內(nèi)部很少的資源，可以在CPLD中寫入數(shù)以百中寫入數(shù)以百計(jì)的邏輯表達(dá)式，并且可重復(fù)擦寫。計(jì)的邏輯表達(dá)式，并且可重復(fù)擦寫。BCBAX3. 3. 傳統(tǒng)的電子設(shè)計(jì)與傳統(tǒng)的電子設(shè)計(jì)與PLDPLD設(shè)計(jì)比較設(shè)計(jì)比較 自頂向下的設(shè)計(jì)，自頂向下的設(shè)計(jì)，采采用硬件描述語言作為設(shè)計(jì)用硬件描述語言作為設(shè)計(jì)輸入。用輸入。用HDLHDL對數(shù)字電子對數(shù)字電子系統(tǒng)進(jìn)行抽象的行為與功系統(tǒng)進(jìn)行抽象的行為與功能描述，從而可以在電子能描述，從而可以在電子設(shè)計(jì)的各個(gè)階段、各個(gè)層設(shè)計(jì)的各個(gè)階段、各個(gè)層次進(jìn)行計(jì)算機(jī)模擬驗(yàn)證，次

13、進(jìn)行計(jì)算機(jī)模擬驗(yàn)證，保證設(shè)計(jì)過程的正確性。保證設(shè)計(jì)過程的正確性?？梢源蟠蠼档驮O(shè)計(jì)成本，可以大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期?？s短設(shè)計(jì)周期。 傳統(tǒng)電子設(shè)計(jì)方法的特點(diǎn)：傳統(tǒng)電子設(shè)計(jì)方法的特點(diǎn)： PLDPLD設(shè)計(jì)的特點(diǎn)設(shè)計(jì)的特點(diǎn): : 自底向上設(shè)計(jì)方法，自底向上設(shè)計(jì)方法，在這個(gè)設(shè)計(jì)過程中的任一在這個(gè)設(shè)計(jì)過程中的任一時(shí)刻，最底層目標(biāo)器件的時(shí)刻，最底層目標(biāo)器件的更換都可能需要重新開始更換都可能需要重新開始設(shè)計(jì)。設(shè)計(jì)。復(fù)雜電路的設(shè)計(jì)、復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。如果某一調(diào)試十分困難。如果某一設(shè)計(jì)過程存在錯(cuò)誤，查找設(shè)計(jì)過程存在錯(cuò)誤，查找和修改十分不便。設(shè)計(jì)過和修改十分不便。設(shè)計(jì)過程中產(chǎn)生大量文檔，不易程中產(chǎn)

14、生大量文檔，不易管理，可移植性差。只有管理，可移植性差。只有在設(shè)計(jì)出樣機(jī)后才能進(jìn)行在設(shè)計(jì)出樣機(jī)后才能進(jìn)行實(shí)測。實(shí)測。 9.4.29.4.2可編程邏輯器件開發(fā)環(huán)境及設(shè)計(jì)實(shí)例可編程邏輯器件開發(fā)環(huán)境及設(shè)計(jì)實(shí)例 1.1.可編程邏輯器件的開發(fā)環(huán)境可編程邏輯器件的開發(fā)環(huán)境 PLD生產(chǎn)商都有自己的生產(chǎn)商都有自己的EDA軟件包，它將開發(fā)軟件包，它將開發(fā)PLD器器件的各個(gè)功能模塊集成在同一個(gè)件的各個(gè)功能模塊集成在同一個(gè)EDA設(shè)計(jì)環(huán)境中，便于使設(shè)計(jì)環(huán)境中，便于使用者開發(fā)其公司的用者開發(fā)其公司的PLD產(chǎn)品。產(chǎn)品。 2 . PLD器件器件具體編程步驟如下：具體編程步驟如下： (1) (1) 設(shè)計(jì)輸入：設(shè)計(jì)輸入：打開打

15、開PLD設(shè)計(jì)設(shè)計(jì)套件，進(jìn)入設(shè)計(jì)套件，進(jìn)入設(shè)計(jì)輸入狀態(tài)。目前常用的可編程數(shù)字系統(tǒng)設(shè)計(jì)輸入方輸入狀態(tài)。目前常用的可編程數(shù)字系統(tǒng)設(shè)計(jì)輸入方式分別為原理圖輸入方式、硬件描述語言輸入和二式分別為原理圖輸入方式、硬件描述語言輸入和二者的混合輸入方式。者的混合輸入方式。 (2) (2) 通過軟件對設(shè)計(jì)輸入進(jìn)行綜合：將原理圖通過軟件對設(shè)計(jì)輸入進(jìn)行綜合：將原理圖或或HDLHDL語言描述綜合為二進(jìn)制文件。該二進(jìn)制文件語言描述綜合為二進(jìn)制文件。該二進(jìn)制文件可以準(zhǔn)確地描述要實(shí)現(xiàn)的邏輯電路，將該二進(jìn)制文可以準(zhǔn)確地描述要實(shí)現(xiàn)的邏輯電路，將該二進(jìn)制文件下載的件下載的PLD器件內(nèi)。通過編程可以改變器件內(nèi)。通過編程可以改變PL

16、D內(nèi)部內(nèi)部的電氣連接，從而實(shí)現(xiàn)所需的特定功能。的電氣連接，從而實(shí)現(xiàn)所需的特定功能。 (3) (3) 對綜合后的文件進(jìn)行功能仿真：波形仿真對綜合后的文件進(jìn)行功能仿真：波形仿真器可以對所設(shè)計(jì)的項(xiàng)目進(jìn)行仿真，從而檢查邏輯電器可以對所設(shè)計(jì)的項(xiàng)目進(jìn)行仿真，從而檢查邏輯電路功能的正確性。如果仿真結(jié)果正確，就可以將設(shè)路功能的正確性。如果仿真結(jié)果正確，就可以將設(shè)計(jì)下載到計(jì)下載到PLD器件中。并通過實(shí)際輸入信號和輸出器件中。并通過實(shí)際輸入信號和輸出的狀態(tài)對邏輯電路進(jìn)行測試。的狀態(tài)對邏輯電路進(jìn)行測試。 ALTERA公司的公司的DE2開發(fā)板開發(fā)板 可編程可編程器件器件 例：用例：用Altera公司的公司的 FPGA

17、實(shí)現(xiàn)邏輯函數(shù)實(shí)現(xiàn)邏輯函數(shù) 1.1.設(shè)計(jì)輸入：設(shè)計(jì)輸入：打開打開Altera公司提供的公司提供的PLD設(shè)計(jì)設(shè)計(jì) 套件套件Quartus II。BCBAX采用原理采用原理圖圖完成設(shè)計(jì)完成設(shè)計(jì)輸輸入，計(jì)算入，計(jì)算機(jī)機(jī)顯示界面。顯示界面。采用采用Verilog HDL語言輸入語言輸入方式，方式，計(jì)算機(jī)計(jì)算機(jī)顯示界面。顯示界面。2.2.設(shè)計(jì)仿真設(shè)計(jì)仿真采用采用Quartus II設(shè)計(jì)套件對兩種輸入方式設(shè)計(jì)套件對兩種輸入方式進(jìn)行仿真，計(jì)算機(jī)顯示界面如圖：進(jìn)行仿真，計(jì)算機(jī)顯示界面如圖：原理圖和原理圖和Verilog語言語言輸入方式都可以實(shí)現(xiàn)輸入方式都可以實(shí)現(xiàn)要求的邏輯功能。要求的邏輯功能。* *9.5 9.

18、5 可編程邏輯器件的編程和配置可編程邏輯器件的編程和配置 CPLD和和FPGA在實(shí)現(xiàn)邏輯設(shè)計(jì)時(shí)可以在未設(shè)計(jì)具在實(shí)現(xiàn)邏輯設(shè)計(jì)時(shí)可以在未設(shè)計(jì)具體電路時(shí)，就把芯片焊接在印制電路板上，在設(shè)計(jì)調(diào)試體電路時(shí)，就把芯片焊接在印制電路板上，在設(shè)計(jì)調(diào)試時(shí)可以任意改變時(shí)可以任意改變PLD內(nèi)部內(nèi)部的硬件邏輯關(guān)系，而不必改變的硬件邏輯關(guān)系，而不必改變電路板的結(jié)構(gòu)。電路板的結(jié)構(gòu)。 目前常見的可編程邏輯器件的編程工藝有兩種：目前常見的可編程邏輯器件的編程工藝有兩種： 1 1基于電可擦除存儲單元的基于電可擦除存儲單元的EEPROM或或Flash技術(shù)。技術(shù)。CPLD一般使用此技術(shù)進(jìn)行編程。一般使用此技術(shù)進(jìn)行編程。CPLD被編

19、程后改變被編程后改變了電可擦除存儲單元中的信息，掉電后可保持了電可擦除存儲單元中的信息，掉電后可保持。 2 2基于基于SRAM查找表的編程技術(shù)查找表的編程技術(shù)。FPGA一般使用該一般使用該技術(shù)進(jìn)行編程。編程信息是保持在技術(shù)進(jìn)行編程。編程信息是保持在SRAM中的，掉電后中的，掉電后立即丟失，下次上電時(shí)，還需要重新載入編程信息，因立即丟失，下次上電時(shí)，還需要重新載入編程信息，因此該類器件的編程一般稱為配置此該類器件的編程一般稱為配置(Configure)。 CPLD編程和編程和FPGA配置可以使用專用的編程設(shè)備，配置可以使用專用的編程設(shè)備，也可以使用下載電纜。也可以使用下載電纜。 如如Altera

20、的的ByteBlaster并行下載電纜，一端連并行下載電纜，一端連接接PC機(jī)的并行打印口，另一端連接需要編程或配置的機(jī)的并行打印口，另一端連接需要編程或配置的器件，與器件，與Altera公司的設(shè)計(jì)套件配合就可以對該公司公司的設(shè)計(jì)套件配合就可以對該公司的多種的多種CPLD和和FPGA進(jìn)行配置或進(jìn)行配置或編程。編程。 ByteBlaster并行下載電纜與并行下載電纜與Altera器件的接口一器件的接口一般是般是10芯的接口芯的接口： 1010芯下載接口芯下載接口 10.3.2.1 穩(wěn)壓電源的技術(shù)指標(biāo)穩(wěn)壓電源的技術(shù)指標(biāo) 在線編程就是當(dāng)系統(tǒng)上電并正常工作時(shí)，計(jì)算機(jī)通在線編程就是當(dāng)系統(tǒng)上電并正常工作時(shí)，

21、計(jì)算機(jī)通過系統(tǒng)過系統(tǒng)中中CPLD編程編程接口直接對其進(jìn)行編程，器件在編接口直接對其進(jìn)行編程，器件在編程后立即進(jìn)入正常工作狀態(tài)。程后立即進(jìn)入正常工作狀態(tài)。 9.5.1 9.5.1 CPLD的在線編程的在線編程 Altera的的MAX7000系列系列CPLD是采用是采用IEEE 1149.1 JTAG 接口方式對器件進(jìn)行編程接口方式對器件進(jìn)行編程 ： 與計(jì)算機(jī)并與計(jì)算機(jī)并口相連口相連 CPLDCPLD器件器件ByteBlasterByteBlaster 10.3.2.1 穩(wěn)壓電源的技術(shù)指標(biāo)穩(wěn)壓電源的技術(shù)指標(biāo) 在在FPGA內(nèi)部，有許多可編程的多路器、邏輯、互聯(lián)內(nèi)部，有許多可編程的多路器、邏輯、互聯(lián)線

22、結(jié)點(diǎn)和線結(jié)點(diǎn)和RAM初始化內(nèi)容等，都需要配置數(shù)據(jù)來控制。初始化內(nèi)容等，都需要配置數(shù)據(jù)來控制。FPGA中的配置中的配置RAM (Configuration RAM)就起到這樣一就起到這樣一個(gè)作用，它存放了配置數(shù)據(jù)的內(nèi)容。由于斷電后個(gè)作用，它存放了配置數(shù)據(jù)的內(nèi)容。由于斷電后RAM內(nèi)內(nèi)容消失，所以容消失，所以FPGA的配置數(shù)據(jù)一般都下載到相應(yīng)的配置的配置數(shù)據(jù)一般都下載到相應(yīng)的配置芯片內(nèi)，上電后自動加載到芯片內(nèi)，上電后自動加載到FPGA內(nèi)內(nèi)。 9.5.2 FPGA 9.5.2 FPGA的配置的配置 Altera公司的公司的FPGA系列器件的配置數(shù)據(jù)可以使用系列器件的配置數(shù)據(jù)可以使用3種方式載入到目標(biāo)器件中種方式載入到目標(biāo)器件中： 1.FPGA主動（主動（Active）方式）方式 2.FPGA被動（被動（Passive）方式方式 3 3.JTAG配置配置 1.FPGA主動配置方式主動配置方式：FPGA主動輸出控制和同步主動輸出控制和同步配置時(shí)鐘信號給配置時(shí)鐘信號給Altera的專用串行配置芯片，在配置芯片的專用串行配置芯片，在配置芯片收到命令后，就把配置數(shù)據(jù)發(fā)到收到命令后，就把配置數(shù)據(jù)發(fā)到FPGA，完成，完成配