CMOS集成電路制造工藝介紹

1、CMOS集成電路制造工藝介紹TopicsIntroduction.Semiconductor Manufacturing concept.RC01S Process flow example.半導體產(chǎn)生流程半導體半導體v固體材料的電導率位于導體與不導體之間，并且其電導率對溫度光照雜質及磁場都敏感的材料稱之為半導體材料。v由單一原子組成的，如鍺(Ge)硅(Si)等。v由兩種及兩種以上元素組成的化合物半導體。v基于硅工藝在半導體界的統(tǒng)治地位，以下討論都基于硅工藝。關于n型p型的解釋v實際上純凈的Si是不導電的或者說導電性很差。v對純凈的Si之中摻入P或As等可以提供自由運動電子的雜質的Si稱為n

2、type Si.相應的提供自由運動電子的雜質被稱為施主雜質。v對純凈的Si之中摻入Br等可以提供供自由運動電子占據(jù)的空位的雜質的Si稱為p type Si。相應地該雜質被稱為受主雜質。新材料: 銅 金屬連接導線: 銅代替鋁和鎢 低電阻系數(shù) 改善元件的速度 電遷移抵抗能力較高 更高的電流密度 減少金屬層數(shù)可以減少制成步驟 較低的生產(chǎn)成本 改善整體良率新材料: 低-k 低-k 介電質取代硅玻璃作為連接導線的應用 CVD: 碳硅玻璃(CSG) 和 a-FC SOD: HSQ 和 多孔性的二氧化硅. 銅和低-k的組合來改善 IC芯片的速度新材料: 高-k MOS柵極電容器的電容必須大到足以維持足夠的電

3、荷 圓形尺寸的縮減，柵極電容也縮小。 高-k, 將柵極電介質維持足夠的厚度以防止漏電流和崩潰 候選材料: TiO2 (k 60), Ta2O5 (k 25), 以及HfO2也有可能 BST (BaSrTiO3, k 值可高達 600) 將會被用來作為DRAM 電容的介電材料。Feature Size and Wafer Size晶圓尺寸越大，可以容納更多的晶片現(xiàn)在 300 mm (12 吋)屬於過渡階段 未來將變成主流建造製造工廠成本需要超過二十億2010年以後第一個400 mm的晶圓工廠可能出現(xiàn)150mm200mm300mmChip made with 0.35 mmtechnologyWi

4、th 0.25um technologyWith 0.18um technologyWith 0.13um technologyWith 90nm technologyWith 65nm technologyWafer size Same design die size with different feature size單晶Si 多晶Si 的概念&特點單晶單晶 si 各向同性，如各向同性，如wafer多晶多晶 si 各向異性，如各向異性，如poly gateSemiconductor Manufacturing basic concept 制造工藝中可能在晶片表面產(chǎn)生污染，所以在進行下一步

5、工藝前會對其進行表面清洗工作。濕法清洗技術，用溶液清潔硅片表面。干法清潔技術，利用等離子體，超生波，蒸氣壓等物理手段。表面清洗初次氧化 生成SiO2緩沖層，減少后續(xù)工藝中Si3N4對晶圓的應力。干法氧化：速度慢，質量好，用于要求高的柵氧等場合。濕法氧化： 速度快，氧化層質量一般。水氣氧化：速度很快，氧化層質量很差，一般只用于暫時的隔離層等。薄膜生長技術CVD（chemical vapor deposition） 常壓CVD，低壓CVD，熱CVD，電漿增強CVD，MOCVD外延生長法 一般指氣相外延，用來生長單晶薄膜。物理氣相淀積 主要包括蒸發(fā)和濺射兩種。光刻 光刻技術是集成電路中最重要的的工藝

6、技術，即用光學光源在致抗蝕劑上印刷出所需圖形。光刻技術直接反映集成電路的技術水平。集成電路越復雜，其所需要的光刻次數(shù)越多。光刻得越精細，集成電路的特征尺寸越小。集成電路的發(fā)展過程也就是光刻技術的發(fā)展過程。光刻從接觸式接近式投影式到現(xiàn)在的步進式，一步步前進。曝光曝光光線從光源出發(fā)，經(jīng)過按照電路版圖設計制作的Mask，到達涂有光刻膠的晶片表面，使光刻膠發(fā)生化學反應，這一過程稱為曝光。 整個暴光過程類似于普通照相過程。根據(jù)光刻膠對光線反應的不同特性，光刻膠分為正膠和負膠兩種。正膠被暴光的部分被顯影掉，而負膠恰好相反。正負膠的區(qū)別正負膠的區(qū)別刻蝕 把經(jīng)過暴光顯影后光刻膠下的材料除去的過程稱之為刻蝕濕法

7、刻蝕：利用材料的化學特性，將之在特定的溶液中溶解掉。速度快，成本低，但是圖形的各向異性差，加工精度不高。干法刻蝕：利用等離子體轟擊硅表面，得到需要的圖形。精度高，各向異性好。摻雜技術 摻雜就是人為地將所需要的雜質以一定的方式摻入到硅片中的區(qū)域，并達到規(guī)定的數(shù)量和一定的分布 摻雜的種類有P型（硼，銦）和N型（磷，砷，銻）兩種。熱擴散：在高溫下，雜質原子從源運動到硅表面并再分布的過程。有氣相擴散和固體源擴散兩種。一般是從表面到內部濃度逐漸降低。離子注入：將高能量離子打入硅表面，隨后在高溫退火下激活?？梢跃_控制雜質濃度和注入深度。器件隔離局部氧化隔離（LOCOS） 傳統(tǒng)的隔離技術，缺點是存在所謂的

8、“鳥嘴”效應，對集成不利，抑制Latch-up能力差。淺溝槽隔離（STI） 180nm以后時代普遍使用的器件隔離方法，它可以在全平坦化條件下使鳥嘴寬度為零。抑制Latch-up效應能力強。薄柵氧化 柵氧層是構成MOS器件的關鍵層，它對控制器件的驅動能力，抑制短溝道效應，提高可靠性等方面有著重要的作用。250nm時代以后，一般采用超薄氮化氧化技術，一般只有幾個nm厚，可以提高器件可靠性。例如 瑞薩90納米工藝core NMOS tox=2.6nm金屬化器件與器件之間通過金屬連接起來，并且這種相連是歐姆接觸連接。以前的連接使用的金屬是金屬鋁，現(xiàn)在大部分已經(jīng)開始使用金屬銅作為互連材料。金屬銅的好處是

9、電阻率更低。硅化物（Silicide）是硅和難熔金屬形成的化合物，能有效降低接觸電阻和攙雜多晶硅上的串聯(lián)電阻。自對準：淀積在硅片上的一薄層金屬經(jīng)過退火等處理后形成硅化物，金屬不與SiO2反應，所以使用具有選擇性腐蝕溶液除去金屬，這樣便在硅上選擇性地形成了硅化物，這就是自對準。源漏工程與淺結MOS器件中理想的源漏區(qū)是理想的pn結，但實際上源漏區(qū)結構比較復雜。LDD技術：在MOS源漏端靠近表面的地方形成輕攙雜的區(qū)域，以達到削弱熱載流子效應。源漏延伸區(qū)結構：隨著溝道尺寸的近一步縮小，熱電子效應已經(jīng)不是主要效應，這時候由于源漏區(qū)的擴散運動會使源漏區(qū)距離更短甚至短接起來，所以為了避免這一種窄溝道效應，在

10、LDD技術的基礎上發(fā)展起來的具有更淺的結深的一種結構。WELL 晶片上的用于制造晶體管等元件的襯底稱為WELL(即阱） WELL 按照參雜雜質的不同分為NWELL和PWELL。 NWELL 有深N阱(deep nwell)和淺N阱兩種，為了在N阱中再形成P 阱，必須形成深N阱，即deep NWELL (NISO) NWELL的方塊電阻一般為1K/DiffusionDiffusion 即擴散層，在襯底上生成n型或p型有源區(qū)域. 用于形成MOS管或二極管三極管電阻等元器件。 用于形成用于隔離目的的guard-ring . 方塊電阻一般為幾十歐姆到100歐姆左右 ，溫度系數(shù)比較大。Poly多晶硅簡稱

11、為Poly ，一般分為單層多晶工藝和雙層多晶工藝兩種。 多晶硅最主要的用途就是做晶體管的柵極 。 1.用于器件之間的連線，不過由于單位電阻較大，一般會避免使用多晶硅進行連線。 2.用于形成電阻，面積，電學性能等綜合考慮，多晶硅電阻是我們在CMOS工藝中能夠得到的最好的電阻。 3.用于形成電容，有MOS電容和雙層Poly電容兩種。Poly電容精度比較高，可以得到相對精度很高的電容，在模擬電路設計中被大量使用。 Poly的單位電阻一般為100歐姆左右，不過為了降低Poly的電阻，往往在其上面生成一層硅化物，如鈦化硅等，以降低其電阻值，這時單位電阻大概可以降到1020歐姆左右CONTPoly 與金屬

12、之間或者擴散與金屬之間的連接孔稱為CONT 每個CONT的導通電阻大概是20歐姆左右，相對來說比較大，因此如果用于輸出端連接，都會盡量地多打一些CONT，一般是要As more as possibleVIA VIA 即通孔，是用于連接金屬與金屬之間的連接孔。 工藝上為了降低通孔的連接電阻，用鎢栓作為連接介質。每個通孔的導通電阻大概為5歐姆左右。(RC01S)Metal 一般為AL工藝或銅工藝。 RC01S-HND 為5層金屬鋁銅工藝，第一層金屬方塊電阻為0.145歐姆，第2第4層方塊電阻為0.115歐姆，第5層方塊電阻為0.035歐姆 瑞薩90nm process -Cu 工藝A typica

13、l 0.13um CMOS process flow RC01SHND 130nm Process 工藝流程示意圖演示instruction：P+ ：high density of P ion implantP- ：lower density of P ion implantP ： two implants,once P-, once P+So did ：As+，As-，B+，B- P-Sub1.1 Substrate: P-Si (Axis:100)1.2 Oxide growthP-SubSiO2Method:1) Dry oxidation2) Wet oxidationAxis:100

14、 1) Low interface trap density Nit(111)/Nit(100)10 2) Higher surface carrier mobility (100) (111)P-Sub1.3 Si3N4 deposition1.4 photoresist covering P-SubCVD depositionPhotoresisit:positive & negativeP-SubP+1.5 deep n-well formation mask1P-SubDNWUV1.6 deep n-well implant maskDNW:1) Improve substrate n

15、oise1) Digital-analog separate3) Back bias adjustP-SubDNW1.7 Select DNW region as operational objectP-SubDNWP-SubDNWN-wellP+1.9 N-well implantP-SubDNWUV1.8 N-well formation mask21)Etch 2)Implant3)photoresist,Si3N4 remove1.10 P-well formation mask3P-SubDNWN-wellP-wellB+1.11 Vth adjust implant mask4P-

16、SubDNWN-wellP-wellAsN-well Vth implant use double implants:1)Punch-through implant ,As+ 2)Vth implant ,As- 3) So does P-wellP-SubDNWN-wellP-well1.12 Vth adjust implant mask5BDouble implants for better device performance:1)To prevent S/D punch-through 2) Suppress off-state leakage of FETsP-SubDNWN-we

17、llP-well1.13 Si3N4 deposition1) Photoresist,Si3N4 remove2) Si3N4 depositonetchN-wellP-wellDNWP-SubP-SubDNWN-wellP-well1.14 STI formation mask6UVmaskphotoresist (posi)Si3N4SiO2Vth adjust1)Photoresist remove 2)SiO2 deposition1)CMP (Chemical mechanical polish)2)Add photoresist (Nega)3)Use mask6 RSTIN-w

18、ellP-wellDNWP-SubN-wellP-wellDNWP-SubDNWP-SubN-wellP-well1)Etch2)Photoresist,Si3N4,SiO2 remove2.1 Gate SiO2 formation mask7DNWP-SubN-wellP-wellSTISTISTISTISTISTIDNWP-SubN-wellP-wellDNWP-SubN-wellP-well2.2 Gate poly-Si formation Poly-Si2.3 PMOS,Buck implant mask8B-B-B-DNWP-SubN-wellP-wellP-P-P-2.4 NM

19、OS,Buck implant mask92.5 Side-Wall SiO2 spacer formationDNWP-SubN-wellP-wellSide-wall2.6 PMOS S/D formation DNWP-SubN-wellP-wellB+B+B+2.7 NMOS S/D formation DNWP-SubN-wellP-wellP+P+P+LDD (lightly doped drain):1) SCE(short channel effect) improve2)Lower down the RsDNWP-SubN-wellP-well2.8 Salicide process 1)Co deposition CoSi22)etchingCoSi22.9 isolation layer depositionDNWP-SubN-wellP-well3.1 Contact process mask 10DNWP-SubN-wellP-well3.