電子信息工程專業(yè)綜合設(shè)計(jì)（報(bào)告）

1、 電子信息工程專業(yè)綜合設(shè)計(jì)（報(bào)告）（課 程 設(shè) 計(jì)）題目 基于FPGA的VGA圖像顯示設(shè)計(jì) （圖像旋轉(zhuǎn)、放大、單步步進(jìn)移動(dòng)和屏保移動(dòng)） 二級(jí)學(xué)院 電子信息與自動(dòng)化學(xué)院 專 業(yè) 電子信息工程 班 級(jí) 學(xué)生姓名 學(xué) 號(hào) 指導(dǎo)教師 時(shí) 間 2011.12.26-2012.01.13 基于FPGA的VGA圖像顯示設(shè)計(jì)及應(yīng)用摘 要：VGA(視頻圖形陣列)作為一種標(biāo)準(zhǔn)的顯示接口得到廣泛的應(yīng)用。本文依據(jù)VGA顯示原理，介紹了利用 FPGA 實(shí)現(xiàn)對(duì)VGA圖形控制器VHDL設(shè)計(jì)方法。詳細(xì)描述了各硬件模塊的工作原理及實(shí)現(xiàn)途徑，并給出了軟件設(shè)計(jì)思路及部分代碼。關(guān)鍵詞：VGA；FPGA；VHDL0. 引言隨著可編程邏

2、輯器件的不斷發(fā)展及其價(jià)格的不斷下降，EDA 開發(fā)軟件的不斷完善，可編程邏輯設(shè)計(jì)的應(yīng)用優(yōu)勢(shì)逐漸顯示出來， 特別是大規(guī)?？删幊唐骷?而 FPGA 具有功能強(qiáng)大，開發(fā)過程投資小、周期短等特點(diǎn)，成為當(dāng)今硬件設(shè)計(jì)的首選方式之一。VGA（視頻圖形陣列）作為一種標(biāo)準(zhǔn)的顯示接口得到廣泛地應(yīng)用。利用 FPGA 芯片和 EDA設(shè)計(jì)方法，可以靈活地根據(jù)用戶需求，設(shè)計(jì)出針對(duì)性強(qiáng)的 VGA 顯示控制器，不僅降低了生產(chǎn)成本也可以快速地對(duì)產(chǎn)品進(jìn)行升級(jí)換代。 本文設(shè)計(jì)采用 Quartus II 9.0軟件工具，并以 Altera公司的 Cyclone 系列 FPGA 的器件EP1C12F324C8為主實(shí)現(xiàn)硬件平臺(tái)的設(shè)計(jì)。方

3、案設(shè)計(jì)及工作原理1.1方案設(shè)計(jì)VGA時(shí)序控制模塊ROM內(nèi)存地址控制模塊ROM按鍵掃描控制模塊50MHz5Hzaddrdata首坐標(biāo)xx、yyVGA接口RGBHS、VSD/ACRT采用模塊化設(shè)計(jì)方法，我們對(duì) VGA 圖形控制器按功能進(jìn)行層次劃分。本設(shè)計(jì)的VGA控制器主要由以下模塊組成：VGA 時(shí)序控制模塊、ROM 內(nèi)存地址控制模塊、RO內(nèi)存模塊、按鍵掃描控制模塊。如圖 1 所示。圖1.方案模塊框圖1.2工作原理根據(jù)VGA的顯示協(xié)議，可以選擇不同的顯示分辨率。本設(shè)計(jì)選擇的是800*600的分辨率。根據(jù)相應(yīng)協(xié)議，在“VGA時(shí)序控制模塊”對(duì)行掃描信號(hào)HS和場(chǎng)掃描信號(hào)VS進(jìn)行相應(yīng)的時(shí)序控制（具體控制詳細(xì)

4、信息見“VGA驅(qū)動(dòng)原理”資料文檔）。“ROM內(nèi)存地址控制模塊”根據(jù)“按鍵掃描控制模塊”獲得的圖片顯示首坐標(biāo)xx、yy信息和“VGA時(shí)序控制模塊”傳送過來的hcnt(列計(jì)數(shù)器值)、vcnt(行計(jì)數(shù)器值)及相關(guān)控制信號(hào)計(jì)算出正確的內(nèi)存地址，從rom中取出所需要的像素點(diǎn)的三基色數(shù)據(jù)。本設(shè)計(jì)的功能實(shí)現(xiàn)包括：圖像旋轉(zhuǎn)、放大、單步步進(jìn)移動(dòng)和屏保移動(dòng)功能。其中圖像的旋轉(zhuǎn)運(yùn)用了矩陣的轉(zhuǎn)置原理，通過對(duì)圖像的內(nèi)存存儲(chǔ)地址矩陣進(jìn)行轉(zhuǎn)置運(yùn)算獲得圖像90旋轉(zhuǎn)的效果。圖像的放大是通過將包括原像素點(diǎn)在內(nèi)，相鄰的4個(gè)點(diǎn)填寫相同的顏色來實(shí)現(xiàn)的。模塊設(shè)計(jì)及仿真2.1 VGA時(shí)序控制模塊VGA 時(shí)序控制模塊是整個(gè)顯示控制器的關(guān)鍵部

5、分，其實(shí)質(zhì)就是完成 VGA 顯示卡的功能。主要作用就是在一定的工作頻率下，產(chǎn)生準(zhǔn)確的時(shí)序關(guān)系（VS垂直同步信號(hào)，HS水平同步信號(hào)，消隱信號(hào)之間的關(guān)系）。及其在準(zhǔn)確的時(shí)序下對(duì)ROM存儲(chǔ)器數(shù)據(jù)進(jìn)行讀取。 其中產(chǎn)生準(zhǔn)確的時(shí)序關(guān)系為此模塊重點(diǎn)，在 VGA顯示過程中，完成一行掃描所需要的時(shí)間稱為水平掃描時(shí)間，完成一幀（一屏）掃描所需要的時(shí)間稱為垂直掃描時(shí)間。每掃描完一行用行同步信號(hào)進(jìn)行同步；掃描完所有行后用場(chǎng)同步信號(hào)進(jìn)行同步。本文設(shè)計(jì)采用的是80060075Hz 模式。依據(jù)時(shí)序標(biāo)準(zhǔn)，每顯示行包含 1056 點(diǎn)，其中 800 點(diǎn)為有效顯示區(qū)，256 點(diǎn)為消隱區(qū)，每行的行同步脈沖低電平寬度為 80個(gè)像素點(diǎn)；

6、同理每場(chǎng)有 625 行，有效行為 600 行，其中場(chǎng)同步脈沖低電平寬度為 3 行。其行、場(chǎng)時(shí)序如表 1 ，時(shí)序圖見圖2。表1 行掃描、場(chǎng)掃描時(shí)序FormatPixel Clock MHzHorizontal(in Pixels)Vertical（in lines）ActiveVideoFront PorchSync PulseBack PorchActive VideoFront PorchSync PulseBack Porch800,600,75Hz49.5080016801606001321依照這個(gè)標(biāo)準(zhǔn)，正好與開發(fā)板EP1C12外部晶振頻率50MHz相近，可以直接引用外部晶振時(shí)鐘作為其驅(qū)

7、動(dòng)時(shí)鐘（只要所用時(shí)鐘和協(xié)議要求的時(shí)鐘相差不大，不會(huì)影響顯示效果，最多就是顯示的刷新頻率不是真正等于75Hz而已）。圖2 行HS、場(chǎng)VS時(shí)序圖2.2 ROM內(nèi)存地址控制模塊整個(gè)顯示思路是在800*600分辨率的顯示器上開辟一256*64的顯示區(qū)域來顯示圖片，因?yàn)轱@示的圖片的大小為256*64。在此區(qū)域以外顯示指定顏色，例如黑色、藍(lán)色等，作為一個(gè)背景色顯示。在本模塊中，通過在對(duì)ROM內(nèi)存地址的控制，實(shí)現(xiàn)了圖片的旋轉(zhuǎn)和一倍放大功能。以下通過一段關(guān)鍵代碼詳細(xì)講解其實(shí)現(xiàn)原理。首先分析無旋轉(zhuǎn)狀態(tài)下的romaddr_control的計(jì)算原理：romaddr_control = (vcnt(5 downto

8、0)-count_tempv(5 downto 0) &(hcnt(7 downto 0)-count_temph(7 downto 0);注：romaddr_control為從rom中取數(shù)據(jù)時(shí)所需要的地址，它對(duì)應(yīng)著圖片的沒一個(gè)像素點(diǎn)的三基色數(shù)據(jù)；vcnt(5 downto 0)和hcnt(7 downto 0)分別表示取vcnt(9 downto 0)、hcnt(10 downto 0)的后6、后8 個(gè)二進(jìn)制位來做運(yùn)算。count_tempv(5 downto 0)和count_temph(7 downto 0)同理可以理解其含義。Vcnt、hcnt實(shí)際上可以分別理解為屏幕顯示的行和列計(jì)數(shù)器

9、，count_tempv和count_temph可以分別理解為圖片在屏幕上顯示的起始行和列坐標(biāo)。拋開以上等式，按照正常思路，我們可以得到圖片控制地址：addr_control=( vcnt - count_tempv ) * 256 + ( hcnt count_temph )通過分析整個(gè)mid.vhdl文件，會(huì)發(fā)現(xiàn)其實(shí)上面代碼是該等式的高效等效實(shí)現(xiàn)。從矩陣的角度分析90旋轉(zhuǎn)的實(shí)現(xiàn)旋轉(zhuǎn)的控制，將圖片的顯示分為4種狀態(tài)，“00”表示0旋轉(zhuǎn)，“01”表示90旋轉(zhuǎn)，“10”表示180旋轉(zhuǎn)，“11”表示270旋轉(zhuǎn)。首先對(duì)比0旋轉(zhuǎn)和90旋轉(zhuǎn)圖片在屏幕上顯示所對(duì)應(yīng)的內(nèi)存地址矩陣圖：0度顯示對(duì)應(yīng)內(nèi)存地址矩陣

10、：0*256+00*256+10*256+2540*256+2551*256+01*256+11*256+2541*256+255.62*256+062*256+162*256+25462*256+25563*256+063*256+163*256+25463*256+25590度顯示對(duì)應(yīng)內(nèi)存地址矩陣：63*256+062*256+01*256+00*256+063*256+162*256+11*256+10*256+1.63*256+25462*256+2541*256+2540*256+25463*256+25562*256+2551*256+2550*256+255觀察前后變化規(guī)律，可以

11、看成是進(jìn)行了矩陣的轉(zhuǎn)置運(yùn)算。根據(jù)矩陣的轉(zhuǎn)制原理，我們可以根據(jù)0狀態(tài)下romaddr_control的算法獲得90狀態(tài)下romaddr_control的算法。romaddr_control = (64-(hcnt(5 downto 0)-count_temph(5 downto 0) &(vcnt(7 downto 0)-count_tempv(7 downto 0);同理可以計(jì)算出“10”、“11”狀態(tài)下的地址控制表達(dá)式，即旋轉(zhuǎn)到180和270狀態(tài)的地址控制表達(dá)式。實(shí)現(xiàn)一倍放大實(shí)現(xiàn)一倍放大的基本思路為將原來的像素點(diǎn)相鄰的另外三個(gè)點(diǎn)填上同樣的顏色，也就是一個(gè)地址對(duì)應(yīng)屏幕上的四個(gè)像素位，從而實(shí)現(xiàn)放

12、大的效果。這個(gè)比較容易實(shí)現(xiàn)，也比較容易想到，將原來的算法改為：romaddr_control = (hcnt(6 downto 1)-count_temph(6 downto 1) &(vcnt(8 downto 1)-count_tempv(8 downto 1);2.3 按鍵掃描控制模塊按鍵掃描控制采用的電平觸發(fā)機(jī)制，5Hz左右的掃描頻率，適合于人們的使用習(xí)慣。其中按鍵的功能里包括了：a.單步上下、左右的移動(dòng)；b.放大和不放大兩種模式的選擇；c.順時(shí)針90旋轉(zhuǎn)按鈕；d.屏保模式自由移動(dòng)和停止選擇按鈕。2.4 ROM內(nèi)存模塊ROM內(nèi)存中存儲(chǔ)的是圖片的依次行掃描三基色數(shù)據(jù)，作為顯示時(shí)送給VGA

13、顯示器的RGB數(shù)據(jù)。本設(shè)計(jì)存儲(chǔ)的是一幅256*64的圖片，所以定義了一256*64=16384 byte的rom內(nèi)存。結(jié)果分析和調(diào)試在調(diào)試過程中，我們遇到圖片在靠近行和列的零邊界線時(shí)，會(huì)出現(xiàn)整個(gè)圖片突然消失的問題，而不是想象中的逐漸步入，逐漸消失。經(jīng)過查閱資料，發(fā)現(xiàn)VHDL中沒有能表示負(fù)數(shù)的數(shù)據(jù)類型，而在程序的運(yùn)算過程中，有會(huì)出現(xiàn)負(fù)數(shù)的可能性，即在對(duì)圖片初始坐標(biāo)的減運(yùn)算過程中，可能會(huì)將圖片的起始坐標(biāo)減成負(fù)數(shù)，使圖片初始坐標(biāo)變量進(jìn)入未知狀態(tài)，致使圖片在屏幕上立即消失的。經(jīng)過對(duì)程序的修改，排除了大部分的漏洞，讓圖片顯示基本能按設(shè)想顯示，不排除還存在部分Bug的可能性。體會(huì)和感受經(jīng)過本次課程設(shè)計(jì)，學(xué)

14、到了很多VHDL的知識(shí)，比純粹的理論教學(xué)課堂上學(xué)到的知識(shí)更多，更加深刻。實(shí)踐教學(xué)方式對(duì)于我們工程運(yùn)用專業(yè)是一個(gè)非常適合的教學(xué)方式，不僅鍛煉了個(gè)人的動(dòng)手能力，而且調(diào)動(dòng)了學(xué)習(xí)的積極性，改變了我們的學(xué)習(xí)狀態(tài)，是一種非常值得重視和推廣的教學(xué)方式。參考文獻(xiàn)【1】【2】【3】【4】【5】【6】【7】【8】【9】【10】附錄（程序和元件清單）（1）800*600VGA時(shí)序控制模塊代碼：-library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity vga800600 is port ( clk : in

15、STD_LOGIC; hs : out STD_LOGIc; vs : out STD_LOGIc; r : out STD_LOGIC_VECTOR(2 downto 0); g : out STD_LOGIC_VECTOR(2 downto 0); b : out STD_LOGIC_VECTOR(1 downto 0); rgbin : in std_logic_vector(7 downto 0); hcntout : out std_logic_vector(10 downto 0); vcntout : out std_logic_vector(9 downto 0); end v

16、ga800600; architecture ONE of vga800600 is signal hcnt : std_logic_vector(10 downto 0); signal vcnt : std_logic_vector(9 downto 0); begin hcntout = hcnt; vcntout = vcnt; process(clk) begin if (rising_edge(clk) then if(hcnt 1056) then hcnt = hcnt + 1; else hcnt 0); end if; end if; end process; -this

17、is Vertical counter process(clk) begin if (rising_edge(clk) then if (hcnt = 800+8 ) then if(vcnt 625) then vcnt = vcnt + 1; else vcnt 0); end if; end if; end if; end process; -this is hs pulse process(clk) begin if (rising_edge(clk) then if(hcnt=800+8+8)and (hcnt800+8+8+80 ) then hs = 0; else hs = 6

18、00+0+1) and (vcnt 600+0+1+3) then vs = 0; else vs = 1; end if; end process; process(clk) begin if (rising_edge(clk) then if (hcnt800 and vcnt600) then r(2 downto 0)=rgbin(7 downto 5); g(2 downto 0)=rgbin(4 downto 2); b(1 downto 0)=rgbin(1 downto 0); else r=000; g=000; b=00; end if; end if; end proce

19、ss; end ONE;（2）rom內(nèi)存地址控制模塊代碼：-library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mid is port (clk : in std_logic;fangda_temp : in std_logic;mode : in std_logic_vector(1 downto 0);-key按鍵輸入旋轉(zhuǎn)90度信號(hào)，下降沿有效qin : in std_logic_vector(7 downto 0); xx: in std_logic_vector(9 dow

20、nto 0);yy: in std_logic_vector(9 downto 0);hcntin : in std_logic_vector(10 downto 0); vcntin : in std_logic_vector(9 downto 0);qout : out std_logic_vector(7 downto 0);romaddr_control : out std_logic_vector(13 downto 0); end mid;architecture one of mid issignal xuanzhuanjiaodu: std_logic_vector(1 dow

21、nto 0);signal hcnt : std_logic_vector(10 downto 0); signal vcnt : std_logic_vector(9 downto 0); signal qout_temp : std_logic_vector(7 downto 0);signal count_temph : std_logic_vector(9 downto 0);signal count_tempv : std_logic_vector(9 downto 0);signal wide : integer range 0 to 1024;signal long : inte

22、ger range 0 to 1024;begin- Assign pin hcnt = hcntin; vcnt = vcntin;qout = qout_temp;xuanzhuanjiaodu =mode;process( fangda_temp )beginif(fangda_temp=0) then wide =256; long =64;else wide =512; long if(fangda_temp = 0) thenromaddr_control = (vcnt(5 downto 0)-count_tempv(5 downto 0)-0 du &(hcnt(7 downt

23、o 0)-count_temph(7 downto 0); elseromaddr_control if(fangda_temp = 0) thenromaddr_control = (64-(hcnt(5 downto 0)-count_temph(5 downto 0)-90 du &(vcnt(7 downto 0)-count_tempv(7 downto 0);elseromaddr_control if(fangda_temp = 0) thenromaddr_control = (64-(vcnt(5 downto 0)-count_tempv(5 downto 0)-180 d

24、u &(256-(hcnt(7 downto 0)-count_temph(7 downto 0);elseromaddr_control if(fangda_temp = 0) thenromaddr_control = (hcnt(5 downto 0)-count_temph(5 downto 0) -270 du &(256-(vcnt(7 downto 0)-count_tempv(7 downto 0);elseromaddr_control = (hcnt(6 downto 1)-count_temph(6 downto 1) -270 du &(256-(vcnt(8 down

25、to 1)-count_tempv(8 downto 1);end if;end case;end process;process(xx,yy) begin if(vcnt = yy) and( hcnt=xx) )then count_temph=xx;count_tempv=yy;end if;if(xuanzhuanjiaodu =1 ) or (xuanzhuanjiaodu =3 ) thenif(vcnt yy+wide) then qout_tempxx)and(hcntxx + long) thenqout_temp=qin;-input logo.hexelseqout_te

26、mp=00000111;-cnt(31 downto 24);end if;elseif(vcnt yy+long) then qout_temp=xx)and(hcnt=xx + wide) thenqout_temp=qin;-input logo.hexelseqout_temp=00000111;-cnt(31 downto 24);end if;end if;end process;end one;按鍵控制模塊（圖象顯示頂層程序）LIBRARY ieee; -圖象顯示頂層程序 USE ieee.std_logic_1164.all; use ieee.std_logic_unsign

27、ed.all;ENTITY img IS port ( clk50MHz : IN STD_LOGIC; key1,key2,key3,key4,key,s2,s3: in std_logic;hs, vs : OUT STD_LOGIC;r,g: OUT STD_LOGIC_VECTOR(2 downto 0);b: out STD_LOGIC_VECTOR(1 downto 0); END img; ARCHITECTURE modelstru OF img IS component vga800600 -VGA顯示控制模塊 PORT(clk : IN STD_LOGIC; rgbin :

28、 IN STD_LOGIC_VECTOR(7 downto 0); hs, vs : OUT STD_LOGIC;r, g: OUT STD_LOGIC_VECTOR(2 downto 0);b : OUT STD_LOGIC_VECTOR(1 downto 0);hcntout :OUT STD_LOGIC_VECTOR(10 downto 0);vcntout : OUT STD_LOGIC_VECTOR(9 downto 0) ); end component; component imgrom -圖象數(shù)據(jù)ROM，數(shù)據(jù)線8位；地址線12位 PORT(clock : IN STD_LOGI

29、C; address : IN STD_LOGIC_VECTOR(13 downto 0); q : OUT STD_LOGIC_VECTOR(7 downto 0) ); end component;component midport ( clk : in std_logic;fangda_temp : in std_logic;mode : in std_logic_vector(1 downto 0);qin : in std_logic_vector(7 downto 0);xx: in std_logic_vector(9 downto 0);yy: in std_logic_vec

30、tor(9 downto 0); hcntin : in std_logic_vector(10 downto 0); vcntin : in std_logic_vector(9 downto 0);qout : out std_logic_vector(7 downto 0);romaddr_control : out std_logic_vector(13 downto 0); end component; signal rgb : STD_LOGIC_VECTOR(7 downto 0); signal rgb1 : STD_LOGIC_VECTOR(7 downto 0); sign

31、al clk25MHz : std_logic; signal clk1Hz : std_logic; signal romaddr : STD_LOGIC_VECTOR(13 downto 0); signal hpos: std_logic_vector(10 downto 0);signal vpos : std_logic_vector(9 downto 0);signal txx,tyy :std_logic_vector(9 downto 0);signalclk_count: std_logic_vector(24 downto 0);signalclkm:std_logic;s

32、ignal key_mode : std_logic_vector(1 downto 0);signal fangda,yidong : std_logic ;signal yidong_mode : std_logic_vector(1 downto 0);signal yidong_y,yidong_x :std_logic;BEGIN-ARCHITECTURE begindiv: process(clk50MHz)beginif (clk50MHzevent and clk50MHz=1) thenif(clk_count 0011110111111110011000000)thencl

33、k_count = clk_count + 1;clkm = 0;elseclk_count = 0000000000000000000000001;clkm 9)then ttyy := ttyy-10;end if;-key2elsif ( key3 =0)thenttxx := ttxx+10;-key3elsif ( key4 =0)thenif( ttxx-10)9)then ttxx := ttxx-10;end if;elsif ( key1 =0)then -keyif( key_mode =3)then key_mode = 00;elsekey_mode=0)then tt

34、xx:=ttxx-96;else yidong_x=0)then ttyy:=ttyy-96;else yidong_y=0)then ttxx:=ttxx-96;else yidong_x=0)then ttyy:=ttyy-96;else yidong_y=0)then ttxx:=ttxx-192;else yidong_x=0)then ttyy:=ttyy-192;else yidong_y=0)then ttxx:=ttxx-192;else yidong_x=0)then ttyy:=ttyy-192;else yidong_y=0;end if;end if;end if;elsif (s2 = 0) thenfangda = not fangda; -s2if(fangda=1) then ttxx :=ttxx+128; ttyy :=ttyy+32;else ttxx :=ttxx-128; ttyy :=ttyy-32;end if;elsif( s3 = 0 ) then yidong= not yidong;end if;if ( yidong=1) then if(yidong_x=0) then ttxx:=ttxx+12;-yidong_X等于0，圖片的首坐標(biāo)做自增運(yùn)算，否則做自減運(yùn)算else ttxx:=ttxx-1