數(shù)字邏輯設(shè)計第8章 Sequential Logic Design Practices

1、Chapter 8 Sequential Logic Design Practices 8.1 Sequential-circuit documentation standardsState-machine layout State-machine descriptions Cascaded elementsFlip-flopsTiming diagramsTiming specifications3時鐘同步狀態(tài)機(jī)結(jié)構(gòu)下一狀態(tài)邏輯 F 狀態(tài)存儲器 時鐘 輸出 邏輯 G 輸入輸出 時鐘信號 激勵 當(dāng)前狀態(tài)激勵方程驅(qū)動方程狀態(tài)方程轉(zhuǎn)移方程輸出方程4CLOCK觸發(fā)器輸出組合電路輸出觸發(fā)器輸入建立時間

2、容限保持時間容限58.2 Latched and Flip-FlopsSSI latches and flip-flops1Q 1Q2Q2Q3Q3Q4Q4Q1,2C1D2D3,4C3D4D74x375D latchPRD Q CLK QCLR74x74PRJ Q CLK K QCLR74x109PRJ Q CLK K QCLR74x1126D QC QD QC QD QC QD QC QDIN3:0WRDOUT3:0RDMultibit Registers and Latches鎖存器的應(yīng)用 多位鎖存器寄存器（register）共用同一時鐘的多個D 觸發(fā)器組合在一起通常用來存儲一組相關(guān)的二進(jìn)制

3、數(shù)。74-bit register 74x1756-bit register 74x1741D2D3D4DCLKCLR_L88-bit register74x374（三態(tài)輸出）OEOutput enable974x377（使能）74x273（異步清零）CLK74x374（輸出使能）1074x377（使能）ENEN二選一多路復(fù)用結(jié)構(gòu)11寄存器（register）和鎖存器（latch）有什么區(qū)別？ 寄存器：邊沿觸發(fā)特性 鎖存器：C有效期間輸出跟隨輸入變化74x374輸出使能8位寄存器74x373輸出使能8位鎖存器128.4 Counters模（modulus）：循環(huán)中的狀態(tài)個數(shù)模m計數(shù)器（又稱 m

4、分頻計數(shù)器）n位二進(jìn)制計數(shù)器狀態(tài)圖中包含有一個循環(huán)的任何時鐘時序電路S1S2S3SmS5S4ENENENENENENENENENENENENEN13計數(shù)器的分類按時鐘：同步、異步按計數(shù)方式：加法、減法、可逆按編碼方式：二進(jìn)制、十進(jìn)制BCD碼、循環(huán)碼計數(shù)器的功能計數(shù)分頻定時產(chǎn)生脈沖序列14行波計數(shù)器（ripple counter） 利用 T 觸發(fā)器實(shí)現(xiàn)：Q* = QQQT考慮二進(jìn)制計數(shù)順序：只有當(dāng)?shù)?i-1 位由10時，第 i 位才翻轉(zhuǎn)。CLKQQTQQTQQTQQTQ0Q1Q2Q315CLKQ0Q1Q2CLKQQTQQTQQTQQTQ0Q1Q2Q3速度慢，最壞情況，第n位要經(jīng)過 ntTQ 的延

5、遲時間 異步計數(shù)器(Asynchronous Counters)16同步二進(jìn)制加法計數(shù)器1 0 1 1 0 1 1+ 11 0 1 1 1 0 0在多位二進(jìn)制數(shù)的末位加 1，僅當(dāng)?shù)?i 位以下的各位都為 1 時，第 i 位的狀態(tài)才會改變。最低位的狀態(tài)每次加1都要改變。EN QT Q 利用有使能端的 T 觸發(fā)器實(shí)現(xiàn)：Q* = ENQ + ENQ = EN Q通過EN端進(jìn)行控制，需要翻轉(zhuǎn)時，使 EN = 1 ENi = Qi-1 Qi-2 Q1 Q0EN0 = ? 117同步計數(shù)器1CLKQ0Q1Q2C如何加入使能端？18有使能端的同步計數(shù)器CNTEN低位 LSB高位 MSB串行使能19CNTEN

6、有使能端的同步計數(shù)器并行使能高位 MSB低位 LSB204位二進(jìn)制計數(shù)器74x163CLR同步清零LD同步預(yù)置數(shù)RCO進(jìn)位輸出ENPENT使能端214位二進(jìn)制計數(shù)器74x16374x163的功能表01111CLK工作狀態(tài)同步清零同步置數(shù)保持保持,RCO=0計數(shù)CLR_LLD_LENP ENT0111 0 1 0 1 174x161異步清零2274x163工作于自由運(yùn)行模式時的接線方法23自由運(yùn)行的163可以用作2、4、8和16分頻計數(shù)器0123456789101112131415024任意模值計數(shù)器利用SSI器件構(gòu)成 時鐘同步狀態(tài)機(jī)設(shè)計利用MSI計數(shù)芯片構(gòu)成 利用n位二進(jìn)制計數(shù)器實(shí)現(xiàn)模m計數(shù)器

7、分兩種情況考慮： m 2n 清零法、置數(shù)法25用4位二進(jìn)制計數(shù)器74x163實(shí)現(xiàn)模11計數(shù)器 清零法S0S1S2S3S4S12S11S10S9S8S7S6S5S13S14S15計數(shù)到1010時，利用同步清零端強(qiáng)制為0000。 m2n 情況26 清零法計數(shù)到1010時，利用同步清零端強(qiáng)制為0000。 m2n 情況用4位二進(jìn)制計數(shù)器74x163實(shí)現(xiàn)模11計數(shù)器CLKQ0Q1Q2Q3思考：如果是74x161（異步清零）怎么連接？2728模10計數(shù)器29用4位二進(jìn)制計數(shù)器74x163實(shí)現(xiàn)模11計數(shù)器 置數(shù)法 m2n 情況S0S1S2S3S4S12S11S10S9S8S7S6S5S13S14S15計數(shù)到

8、1111時，利用同步預(yù)置數(shù)端強(qiáng)制輸出為010130用4位二進(jìn)制計數(shù)器74x163實(shí)現(xiàn)模11計數(shù)器 置數(shù)法 m 2n）先進(jìn)行級聯(lián)，再整體置零或預(yù)置數(shù)例：用74x163構(gòu)造模193計數(shù)器 兩片163級聯(lián)得8位二進(jìn)制計數(shù)器（0255） 采用整體清零法，019250模m計數(shù)器（ m 2n）先進(jìn)行級聯(lián)，再整體置零或預(yù)置數(shù)例：用74x163構(gòu)造模193計數(shù)器 兩片163級聯(lián)得8位二進(jìn)制計數(shù)器（0255） 采用整體清零法，0192若 m 可以分解：m = m1m2分別實(shí)現(xiàn)m1和m2，再級聯(lián) 采用整體預(yù)置數(shù)法，63255 2561936351ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138E

9、N1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA如何控制地址端自動輪流選擇輸出Y0Y7 計數(shù)器的應(yīng)用52Decoding Binary-Counter State若在一次狀態(tài)轉(zhuǎn)移中有2位或多位計數(shù)位同時變化，譯碼器輸出端可能會產(chǎn)生“尖峰脈沖” 功能性冒險01234567012Function hazard53 CLK 8位寄存器改進(jìn)：消除“毛刺”54計數(shù)器的應(yīng)用序列信號發(fā)生器 例：在時鐘作用下周期產(chǎn)生序列10101011，10101011，S0/1S1/0S2/1S3/0S4/1S5/0S6/1S7/1MOORE機(jī)8個狀態(tài)計數(shù)器+組合電路55計數(shù)器的應(yīng)用序列信號發(fā)生器 例

10、：在時鐘作用下周期產(chǎn)生序列10101011，10101011，計數(shù)器+組合電路56計數(shù)器的應(yīng)用 例：紅綠燈信號發(fā)生器，輸入時鐘信號T=5s，要求周期產(chǎn)生綠燈30s，黃燈5s，紅燈25s。需要多少個狀態(tài)？例：流水燈的設(shè)計任務(wù)：設(shè)計一個可以循環(huán)移動的流水燈，燈總數(shù)為8盞，具體要求如下：1、5亮，其余滅，右移三次后全滅4、8亮，其余滅，左移三次后全滅4、5亮，其余滅，各向兩邊移三次后全滅1、8亮，其余滅，各向中間移三次后全滅計數(shù)器的應(yīng)用效果圖計數(shù)器的應(yīng)用任務(wù)分析所要求的彩燈電路在某電路板上完成，該電路板能夠提供48MHz標(biāo)準(zhǔn)時鐘信號，附帶有8個共陽的LED管可作為彩燈使用。因此要實(shí)現(xiàn)的電路的框圖如圖

11、所示。設(shè)計思路根據(jù)要求，LED彩燈的花色變化為20步，這20步的變化是按順序進(jìn)行，周而復(fù)始的，因此，可以用一個具有20個狀態(tài)的狀態(tài)機(jī)實(shí)現(xiàn)，這20個狀態(tài)構(gòu)成一個單環(huán)，如圖所示。設(shè)計思路可以利用計數(shù)器產(chǎn)生著20個狀態(tài)編碼，用譯碼電路將對應(yīng)的編碼變?yōu)閷?yīng)的LED顯示碼。電路框圖如圖所示624位寄存器74x1751D2D3D4DCLKCLR_L63648.5 shift register（移位寄存器）串行輸入serial inputSERINSEROUT串行輸出serial outputSerial-in, serial-out shift register可以使一個信號延遲n 個時鐘周期之后再輸出6

12、5串入serial-inSERIN1Q2QNQ并出parallel-out可以用來完成串并轉(zhuǎn)換serial-to-parallelconversionStructure of a serial-in, parallel-out shift register66多路復(fù)用結(jié)構(gòu)LOAD/SHIFTSERINSEROUTStructure of a parallel-in, serial-out shift register67LOAD/SHIFTSERIN1Q2QNQStructure of a parallel-in, parallel-out shift register68MSI shift

13、registers CLKCLRSERASERB74x164QAQBQCQDQEQFQGQH CLK CLKINHSH/LDCLRSERABCDEFGH QH74x166SERASERB抑制時鐘694-bit universal shift register 74x194 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194S1 S0 功能0 0 保持0 1 右移1 0 左移1 1 載入左移輸入右移輸入7000S1S0保持S1 S0S1 S010左移01右移11載入Qi* = S1S0Qi + S1S0Qi-1 + S1S0Qi+1 + S1S0INi4-bit uni

14、versal shift register 74x19471 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194 CLKCLRS1S0LIND QDC QCB QBA QARINCLKCLRS1S0LINRIN移位寄存器的擴(kuò)展并行輸入（8位）并行輸出8位72Shift-register countersD0 = F ( Q0 , Q1 , , Qn-1 )反 饋 邏 輯D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3一般結(jié)構(gòu)：731000010000010010有效狀態(tài)其他狀態(tài)Ring counters（環(huán)型計數(shù)器）D Q

15、 CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010Q0 Q1 Q2 Q3 非自啟動的無效狀態(tài)D0 = Qn-174有效狀態(tài)無效狀態(tài)D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010Q0 Q1 Q2 Q3自啟動的自校正的模4計數(shù)器75利用通用寄存器74x194實(shí)現(xiàn)環(huán)形計數(shù)器Q0Q1Q2Q310CLOCKQ0Q1Q2Q3101000Q0Q1Q2Q3RESET載入Q0Q1Q2Q3CLOCK自校正的76扭環(huán)計數(shù)器（Johnson Counter）D Q CK

16、 QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3D0 = Qn-100001000110011101111011100110001無效有效的狀態(tài)循環(huán)77dddddddd最小成本自校正設(shè)計1、確定有效的狀態(tài)循環(huán)2、對無效狀態(tài)進(jìn)行處理， 使其進(jìn)入有效循環(huán)。Q0 Q1 Q2 Q31111000011110000Q0Q100 01 11 1000011110Q2Q3D0100001000110011101111011100110001有效無效100101001010110101101011010100101D0 = Q3 + Q2Q178= ( (Q2Q1) Q3)D

17、0 = Q3 + Q2Q14位8狀態(tài)自校正的Johnson計數(shù)器79利用通用寄存器74x194實(shí)現(xiàn)扭環(huán)計數(shù)器 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LS1S0接成左移形式自校正改進(jìn)：（法一）D0 = Q3 + Q2Q1Q0Q1Q2Q380利用通用寄存器74x194實(shí)現(xiàn)扭環(huán)計數(shù)器 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_L自校正改進(jìn)：（法二）利用置數(shù)每當(dāng)電路出現(xiàn)0XX0下一狀態(tài)就是1000S0 = Q3Q0Q0Q1Q2Q310000000100011001110111

18、101110011000181n位移位寄存器能夠構(gòu)成模n的環(huán)形計數(shù)器n位移位寄存器能夠構(gòu)成模2n的扭環(huán)形計數(shù)器移位寄存器計數(shù)器問題：實(shí)現(xiàn)一個十進(jìn)制計數(shù)器最少需要 個觸發(fā)器？若用環(huán)形計數(shù)器形式，需要 位移位寄存器？扭環(huán)形呢？82Shift-register countersD0 = F ( Q0 , Q1 , , Qn-1 )反 饋 邏 輯D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3一般結(jié)構(gòu)：83Ring counters（環(huán)型計數(shù)器）D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3 非自啟動的D0

19、= Qn-1D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3D0 = Qn-1扭環(huán)計數(shù)器（Johnson Counter）84Linear Feedback shift-register（LFSR）countersLFSR計數(shù)器 有 2n-1 種有效狀態(tài) 最大長度序列發(fā)生器反 饋 邏 輯D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3移位寄存器型計數(shù)器的一般結(jié)構(gòu)利用反饋邏輯可以實(shí)現(xiàn) 模2模16 的計數(shù)器85RESET_LCLOCK奇校驗(yàn)電路全0態(tài)的下一狀態(tài)？反饋方程 LFSR計數(shù)器 有 2n-1 種有效

20、狀態(tài) 最大長度序列發(fā)生器Linear Feedback shift-register（LFSR）counters86 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194CLOCKX2X1X0100 LOAD+5V狀態(tài)序列？3位LFSR計數(shù)器如何加入000狀態(tài)？Linear Feedback shift-register（LFSR）counters87順序脈沖發(fā)生器利用移位寄存器構(gòu)成 注意自校正（環(huán)形計數(shù)器）利用計數(shù)器和譯碼器構(gòu)成 注意“毛刺”（二進(jìn)制計數(shù)器的狀態(tài)譯碼）CLKQ0Q1Q2Q388序列信號發(fā)生器 用于產(chǎn)生一組特定的串行數(shù)字信號例：設(shè)計一個 00010111

21、 序列信號發(fā)生器利用觸發(fā)器利用計數(shù)器利用移位寄存器89利用D觸發(fā)器設(shè)計一個 00010111序列信號發(fā)生器1、畫狀態(tài)轉(zhuǎn)換圖2、狀態(tài)編碼000111 表示 S0 S73、列狀態(tài)轉(zhuǎn)換輸出表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0 0 0Q2Q1Q0Q2*Q1*Q0*Y000101114、得到激勵方程和輸出方程5、得到電路圖00000011產(chǎn)生序列00000011？S1/0S2 /0S6 /1S3 /1S5 /1S4 /0S7 /1S0/090用計數(shù)器和數(shù)據(jù)選擇器構(gòu)成序列信號發(fā)生器74x

22、163 CLKCLRLDENPENTA QAB QBC QCD QD RCOENABCD0D1D2D3D4D5D6D7YY74x151例：產(chǎn)生一個8位的序列信號 00010111+5V+5V序列信號輸出產(chǎn)生序列00000011？CLOCK91用移位寄存器構(gòu)成序列信號發(fā)生器例：產(chǎn)生一個8位的序列信號 0001011110111000Q2Q1Q00 0 00 0 10 1 01 0 10 1 11 1 11 1 01 0 0D0Q2Q1Q00100011110D01101001D = Q2Q1Q0 + Q2Q1 + Q2Q092 CLKCLRS1S0LIND QDC QCB QBA QARIN74

23、x194+5VCLOCKRESET_LQ0Q1Q2Q3用移位寄存器構(gòu)成序列信號發(fā)生器例：產(chǎn)生一個8位的序列信號 0001011110111000Q2Q1Q00 0 00 0 10 1 01 0 10 1 11 1 11 1 01 0 0D0D = Q2Q1Q0 + Q2Q1 + Q2Q0組合邏輯93用移位寄存器構(gòu)成序列信號發(fā)生器例：產(chǎn)生一個8位的序列信號 000000111）位數(shù)的選擇：與序列信號長度（狀態(tài)數(shù)）有關(guān)：8個狀態(tài)，至少3位；與序列信號的具體類型有關(guān)：如果選3位，則會出現(xiàn)4次000，選4位？5位？2）設(shè)計步驟：畫出狀態(tài)轉(zhuǎn)換圖，填寫狀態(tài)轉(zhuǎn)換表；解決無效狀態(tài)：成本最小與風(fēng)險最??；化簡得出

24、第一個觸發(fā)器的激勵方程。例：產(chǎn)生一個8位的序列信號 0001011194序列信號發(fā)生器例：設(shè)計一個 110101 序列信號發(fā)生器利用觸發(fā)器利用計數(shù)器利用移位寄存器利用通用移位寄存器74194和多路復(fù)用器74151及合適的非門實(shí)現(xiàn)0111010001序列發(fā)生器。（注意：74X194的4個輸出端都能輸出該序列，必須畫邏輯圖） 95移位寄存器實(shí)現(xiàn)序列檢測功能設(shè)計一個110串行序列檢測電路，利用移位寄存器實(shí)現(xiàn) CLKCLRS1S0LIND QDC QCB QBA QARIN74x194+5VCLOCKRESET_LAZBZ當(dāng)電路檢測到輸入A 連續(xù)出現(xiàn)110 時，輸出Z為1輸入A 連續(xù)出現(xiàn)110， 且輸

25、入B為1 時，輸出Z為1。96移位寄存器實(shí)現(xiàn)序列檢測功能例：用D觸發(fā)器構(gòu)成移位寄存器，加上必要的門電路設(shè)計一個序列信號檢測電路，有一個串行輸入端X和一個輸出端Z。每當(dāng)接收到“11010”數(shù)據(jù)串時，輸出Z=1，否則Z=0。畫出電路連接圖。MEALY型？MOORE型？97串/并轉(zhuǎn)換源模塊Source module目的模塊 Destination module控制電路控制電路并-串轉(zhuǎn)換器串-并轉(zhuǎn)換器并行數(shù)據(jù)并行數(shù)據(jù)串行數(shù)據(jù)SYNC同步脈沖9899并串轉(zhuǎn)換 CLK CLKINHSH/LDCLRSERABCDEFGH QH74x166D7D6D5D4D3D2D1D0并行數(shù)據(jù) SDATACLOCKCLOCKSYNC CLKCLRLDENPENTA QAB QBC QCD QD RCO163 CLKCLRLDENPENTA QAB QBC QCD QD RCO163計數(shù)低位計數(shù)高位時隙數(shù)位數(shù)RESET_L到目標(biāo)+5V100 CLKCLRSERASERB74x164QAQBQCQDQEQFQGQHSDATACLOCK CLKCLRLDENPENTA QAB QBC QCD QD RCO