補(bǔ)碼一位乘的設(shè)計(jì)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)專心-專注-專業(yè)精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)沈陽(yáng)航空工業(yè)學(xué)院課 程 設(shè) 計(jì) 報(bào) 告課程設(shè)計(jì)名稱：計(jì)算機(jī)組成原理課程設(shè)計(jì)課程設(shè)計(jì)題目：補(bǔ)碼一位乘的設(shè)計(jì)院（系）：計(jì)算機(jī)學(xué)院專 業(yè)：計(jì)算機(jī)科學(xué)與技術(shù)班 級(jí)：學(xué) 號(hào)：姓 名：張博為指導(dǎo)教師：李平完成日期：2006年12月31日目 錄 TOC o 1-3 h z 第1章 總體設(shè)計(jì)方案1.1 設(shè)計(jì)原理 補(bǔ)碼一位乘有多種算法，其中以Booth算法最具有代表性和針對(duì)性。Booth算法對(duì)乘數(shù)從低位開始判斷，它采用相加和相減的操作計(jì)算補(bǔ)碼數(shù)據(jù)的乘積。根據(jù)兩個(gè)數(shù)據(jù)位的情況決定進(jìn)行加法、

2、減法還是僅僅移位操作。判斷的兩個(gè)數(shù)據(jù)位為當(dāng)前位及其右邊的位(初始時(shí)需要增加一個(gè)輔助位0)，移位操作是向右移動(dòng)。在例中，第一次判斷被乘數(shù)0110中的最低位0以及右邊的位(輔助位0)，得00；所以只進(jìn)行移位操作；第二次判斷0110中的低兩位，得10，所以作減法操作并移位，這個(gè)減法操作相當(dāng)于減去2a的值；第三次判斷被乘數(shù)的中間兩位，得11，于是只作移位操作；第四次判斷0110中的最高兩位，得01，于是作加法操作和移位，這個(gè)加法相當(dāng)于加上8a的值，因?yàn)閍的值已經(jīng)左移了三次。 如圖所示。根據(jù)最低兩個(gè)數(shù)據(jù)位是01還是10來決定加被數(shù)還是減被乘數(shù)。初始時(shí)需要在最右邊加一個(gè)輔助位0。例：用Booth算法計(jì)算2

3、（-3） 解：R2=2補(bǔ) = 0010 ， R1=-3補(bǔ) = 1101 乘法開始前，R2 = 0010，R0 = 0000，R1=1101，輔助位P=0。 1、R1的最低位和輔助位P為10，所以進(jìn)入步驟1c，將R0的值減去R2的值，結(jié)果1110送入R0，然后進(jìn)入第2步，將R0和R1右移一位，結(jié)果為1111 0110，輔助 2、R1的最低位和輔助位P為01，所以進(jìn)入步驟1b，將R0的值加上R2的值，即1111+0010，結(jié)果0001送入R0，然后進(jìn)入第2步，將R0和R1右移一位，結(jié)果為0000 1011，輔助位為0。 3、判斷位為10，進(jìn)入步驟1c，R0減去R2，結(jié)果1110送入R0，然后進(jìn)入第

4、2步，將R0和R1右移一位，結(jié)果為1111 0101，輔助位為1。 4、判斷位為11，進(jìn)入步驟1a，將R0和R1右移一位，結(jié)果為1111 1010，輔助位為1。即運(yùn)算結(jié)果的原碼為，其真值為-6。 設(shè)計(jì)思路設(shè)計(jì)的思想仍然是，先將任意兩個(gè)補(bǔ)碼X補(bǔ)、Y補(bǔ)看作是一般的二進(jìn)制數(shù)，仍按原碼運(yùn)算規(guī)則求得X補(bǔ)Y補(bǔ)，然后對(duì)其結(jié)果加以校正，而獲得XY補(bǔ)之值。當(dāng)乘數(shù)Y為正時(shí)，與原碼乘法相似，只是在部分積相加、右移操作時(shí)， 按補(bǔ)碼性質(zhì)進(jìn)行；當(dāng)乘數(shù)為負(fù)時(shí)，先不考慮乘數(shù)的符號(hào)，將乘數(shù)補(bǔ)碼的數(shù)值部分與被乘數(shù)相乘；最后進(jìn)行校正操作，即加上-X補(bǔ)。 設(shè)Y補(bǔ) = Ys .Y1Y2Yn ，我們用一個(gè)公式表示補(bǔ)碼校正法的算法規(guī)則：

5、XY補(bǔ) = X補(bǔ)(0.Y1Y2Yn) + -X補(bǔ)Ys 當(dāng)Ys=0時(shí)， XY補(bǔ) = X補(bǔ)(0.Y1Y2Yn) 當(dāng)Ys=1時(shí)， XY補(bǔ) = X補(bǔ)(0.Y1Y2Yn) + -X補(bǔ)例：設(shè)X 補(bǔ)=0,1101，Y 補(bǔ)=1,0101，求XY 補(bǔ)解：用補(bǔ)碼一位乘法，過程如下：補(bǔ)碼部分積 補(bǔ)碼乘數(shù) 操作說明 符號(hào)位 數(shù)值部分 數(shù)值部分 0 0 0 0 0 00 1 0 1 Z0=0,y0=1+ 0 0 1 1 0 1 Z0+X 補(bǔ)Z1 0 0 1 1 0 1 0 0 0 1 1 0 1 0 1 0 1/2Z1,y1=0,Z1+0Z2 0 0 0 0 1 1 0 1 0 1 1/2Z2,y2=1+ 0 0 1

6、1 0 1 Z2+X 補(bǔ)Z3 0 1 0 0 0 0 0 0 1 0 0 00 0 1 0 1/2Z3,y3=0,不加, Z3Z4 0 0 0 1 0 00 0 0 1 1/2Z4,ys=1,校正+ 1 1 0 0 1 1 Z4+-X 補(bǔ),得XY 補(bǔ) 1 1 0 1 1 1 0 0 0 1故XY 補(bǔ)=1,，即XY=-設(shè)計(jì)原理如圖1.1所示： 圖1.1 設(shè)計(jì)原理圖1.3 設(shè)計(jì)環(huán)境（1）硬件環(huán)境XCV200實(shí)驗(yàn)板在COP2000 實(shí)驗(yàn)儀中的FPGA 實(shí)驗(yàn)板主要用于設(shè)計(jì)性實(shí)驗(yàn)和課程設(shè)計(jì)實(shí)驗(yàn)，它的核心器件是20 萬(wàn)門XCV200 的FPGA 芯片。用FPGA 實(shí)驗(yàn)板可設(shè)計(jì)8 位16 位和32 位模型機(jī)

7、。XCV200 相應(yīng)管腳已經(jīng)連接好配合FPGA 實(shí)驗(yàn)板的PC 調(diào)試軟件可方便地進(jìn)行各種實(shí)驗(yàn)。U3 IDT71V016SA 是64Kx16 位存儲(chǔ)器能保存大容量的程序。C0-C5 D0-D5 是12 個(gè)7 段數(shù)碼管用于顯示模型機(jī)內(nèi)部的寄存器總線數(shù)值，在設(shè)計(jì)時(shí)可將需要觀察的內(nèi)部寄存器總線等值接到這些7 段管上直觀地觀察模型機(jī)運(yùn)行時(shí)內(nèi)部狀態(tài)變化。A0-A7、B0-B7 是16 個(gè)LED 發(fā)光二極管用于顯示模型機(jī)內(nèi)部的狀態(tài)例如進(jìn)位標(biāo)志零標(biāo)志中斷申請(qǐng)標(biāo)志等等。K0(0-7)-K4(0-7)是四十個(gè)開關(guān)用于輸入外部信號(hào)，例如在做單步實(shí)驗(yàn)時(shí)這些開關(guān)可用來輸入地址總線值數(shù)據(jù)總線值控制信號(hào)等。T6B595 是7

8、 段數(shù)碼管的驅(qū)動(dòng)芯片，74HC1649是串轉(zhuǎn)并芯片用于接16 個(gè)LED。（2）EDA環(huán)境Xilinx foundation f3.1設(shè)計(jì)軟件Xilinx foundation f3.1是Xilinx公司的可編程期間開發(fā)工具，該平臺(tái)功能強(qiáng)大，主要用于百萬(wàn)邏輯門設(shè)計(jì)。該系統(tǒng)由設(shè)計(jì)入口工具、設(shè)計(jì)實(shí)現(xiàn)工具、設(shè)計(jì)驗(yàn)證工具三大部分組成。設(shè)計(jì)入口工具包括原理圖編輯器、有限狀態(tài)機(jī)編輯器、硬件描述語(yǔ)言（HDL）編輯器、LogiBLOX模塊生成器、Xilinx內(nèi)核生成器等軟件。氣功能是：接收各種圖形或文字的設(shè)計(jì)輸入，并最終生成網(wǎng)絡(luò)表文件。設(shè)計(jì)實(shí)現(xiàn)工具包括流程引擎、限制編輯器、基片規(guī)劃器、FPGA編輯器、FPGA寫

9、入器等軟件。設(shè)計(jì)實(shí)現(xiàn)工具用于將網(wǎng)絡(luò)表轉(zhuǎn)化為配置比特流，并下載到器件。時(shí)設(shè)計(jì)驗(yàn)證工具包括功能和時(shí)序仿真器、靜態(tài)時(shí)序分析器等，可用來對(duì)設(shè)計(jì)中的邏輯關(guān)系及輸出結(jié)果進(jìn)行檢驗(yàn)，并詳盡分析各個(gè)時(shí)序限制的滿足情況。COP2000仿真軟件COP2000 集成開發(fā)環(huán)境是為COP2000 實(shí)驗(yàn)儀與PC 機(jī)相連進(jìn)行高層次實(shí)驗(yàn)的配套軟件，它通過實(shí)驗(yàn)儀的串行接口和PC 機(jī)的串行接口相連，提供匯編、反匯編、編輯、修改指令、文件傳送、調(diào)試FPGA 實(shí)驗(yàn)等功能，該軟件在Windows 下運(yùn)行。第2章 詳細(xì)設(shè)計(jì)方案2.1 頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)頂層方案圖實(shí)現(xiàn)一位全加器的邏輯功能，采用原理圖設(shè)計(jì)輸入方式完成，電路實(shí)現(xiàn)基于XCV2

10、00可編程邏輯芯片。在完成原理圖的功能設(shè)計(jì)后，把輸入/輸出信號(hào)安排到XCV200指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定。2.1.1創(chuàng)建頂層圖形設(shè)計(jì)文件頂層圖形文件主要由一個(gè)三個(gè)輸入，一個(gè)輸出，三路選擇器S0,S1,控制選擇a,b,c，Q輸出的是S0,S1所選擇的a或b或c，可利用Xilinx foundation f3.1模塊實(shí)現(xiàn)頂層圖形文件的設(shè)計(jì)，頂層圖形文件結(jié)構(gòu)如圖2.1所示。 圖2.1 補(bǔ)碼一位乘法器頂層圖形文件結(jié)構(gòu)2.1.2器件的選擇與引腳鎖定（1）器件的選擇由于硬件設(shè)計(jì)環(huán)境是基于偉福COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀和XCV200實(shí)驗(yàn)板，故采用的目標(biāo)芯片為Xlinx XCV200可編程

11、邏輯芯片。（2）引腳鎖定把頂層圖形文件中的輸入/輸出信號(hào)安排到Xlinx XCV200芯片指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定，各信號(hào)及Xlinx XCV200芯片引腳對(duì)應(yīng)關(guān)系如表2.1所示。表2.1 信號(hào)和芯片引腳對(duì)應(yīng)關(guān)系一位乘法器內(nèi)部信號(hào)圖形文件中的輸入/輸出信號(hào)XCV200芯片引腳AA094,095,096,097,100,101,102,103BB079,030,081,082,084,085,086,087CC215,216,217,218,220,221,222,223CLRCLR157CECE1712.2 功能模塊的設(shè)計(jì)與實(shí)現(xiàn)一個(gè)三路選擇器是以五輸入一輸出模塊為基礎(chǔ)而實(shí)現(xiàn)的，設(shè)計(jì)時(shí)

12、這個(gè)模塊用Verilog設(shè)計(jì)輸入方式實(shí)現(xiàn)。2.2.1譯碼器模塊的設(shè)計(jì)與實(shí)現(xiàn)三輸入分別用a、b、c表示，輸出用q表示，形成的Verilog程序用ORM2.Verilog表示，其設(shè)計(jì)過程如下。（1）創(chuàng)建譯碼器Verilog源文件module Untitled (a, b, c, s0, s1, q) ; input 7:0 a ;wire 7:0 a ; input 7:0 b ;wire 7:0 b ; input 7:0 c ;wire 7:0 c ; input s0 ; input s1 ; wire s0,s1; output 7:0 q ; reg 7:0 q ; always (s0

13、 or s1 or a or b or c) begin if(s0=1b0&s1=1b0) q7:0=a7:0; else if(s0=1b0&s1=1b1) q7:0=b7:0; else if(s0=1b1&s1=1b0) q7:0=c7:0; else q7:0=a7:0; endendmodule （2）創(chuàng)建元件圖形符號(hào)為了能在圖形編輯器（原理圖設(shè)計(jì)輸入方式）中調(diào)用此五輸入選擇器，需要為ORM2創(chuàng)建一個(gè)元件圖形符號(hào)，可用Foundaton Series3.LI編譯器來實(shí)現(xiàn)仿真功能。2.3 仿真調(diào)試仿真調(diào)試主要驗(yàn)證設(shè)計(jì)電路邏輯功能、時(shí)序的正確性，本設(shè)計(jì)中主要采用功能仿真方法對(duì)設(shè)計(jì)的電路

14、進(jìn)行仿真。（1）建立仿真波形文件及仿真信號(hào)選擇功能仿真時(shí)，首先建立仿真波形文件，選擇仿真信號(hào)，對(duì)選定的輸入信號(hào)設(shè)置參數(shù)，選定的仿真信號(hào)和設(shè)置的參數(shù)如表2.2所示。表2.2 仿真信號(hào)選擇和參數(shù)設(shè)置輸 入 信 號(hào)輸 出 信 號(hào)yn yn+1+x-x+00 00010 11001 00101 1001（2）功能仿真結(jié)果與分析功能仿真波形結(jié)果如圖2.2所示，仿真數(shù)據(jù)結(jié)果如表2.3所示。對(duì)表2.3與表1.1的內(nèi)容進(jìn)行對(duì)比，可以看出功能仿真結(jié)果是正確的，進(jìn)而說明電路設(shè)計(jì)的正確性。圖2.2 功能仿真波形結(jié)果 表2.3 仿真數(shù)據(jù)結(jié)果輸 入 信 號(hào)輸 出 信 號(hào)yn yn+1+x-x+00 00010 1100

15、1 00101 1001第3章 編程下載與硬件測(cè)試3.1 編程下載利用Foundaton Series3.LI的編程下載功能，將得到的*.bit文件下載到XCV200實(shí)驗(yàn)板的XCV200可編程邏輯芯片中。3.2 硬件測(cè)試及結(jié)果分析利用XCV200實(shí)驗(yàn)板進(jìn)行硬件功能測(cè)試。一位全加器的輸入數(shù)據(jù)通過XCV200實(shí)驗(yàn)板的輸入開關(guān)實(shí)現(xiàn)，輸出數(shù)據(jù)通過XCV200實(shí)驗(yàn)板的LED指示燈實(shí)現(xiàn)，其對(duì)應(yīng)關(guān)系如表3.1所示。 表3.1 XCV200實(shí)驗(yàn)板信號(hào)對(duì)應(yīng)關(guān)系XCV200芯片引腳信號(hào)XCV200實(shí)驗(yàn)板S0 K1S1K2q LED1利用表2.2中的輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個(gè)測(cè)試輸出結(jié)果，即用XCV200實(shí)驗(yàn)板的開

16、關(guān)K1、K2、K3輸入數(shù)據(jù)，同時(shí)觀察LED1和LED2的輸出，得到如表3.2所示的硬件測(cè)試結(jié)果。表3.2 硬件測(cè)試結(jié)果輸 入 信 號(hào)輸 出 信 號(hào)K1 K2LED1CC58DC 02 18 36 01 86 86 81 86 06對(duì)表3.2與表1.1的內(nèi)容進(jìn)行對(duì)比，可以看出硬件測(cè)試結(jié)果是正確的，說明電路設(shè)計(jì)完全正確。參考文獻(xiàn)1 曹昕燕. EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)M.北京：清華大學(xué)出版社，20062 范延濱.微型計(jì)算機(jī)系統(tǒng)原理、接口與EDA設(shè)計(jì)技術(shù)M.北京：北京郵電大學(xué) 出版社，20063 王愛英.計(jì)算機(jī)組成與結(jié)構(gòu)(第4版)M.北京：清華大學(xué)出版社，20064 廖裕評(píng). 陸瑞強(qiáng).CPLD數(shù)字電路

17、設(shè)計(jì)-使用MAX+PLUSM.北京:清華大學(xué) 出版社,2001.217-2215 侯伯亨. 顧新.VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)M.西安:西安電子科技大學(xué)出版社,1998.5-9.6 姜雪松.可編程邏輯器件和EAD設(shè)計(jì)技術(shù) M.北京：機(jī)械工業(yè)出版社，20057 柳春風(fēng).電子設(shè)計(jì)自動(dòng)化（EAD）教程M.北京：北京理工大學(xué)大學(xué)出版社，20058John F Wakerly.DIGIAL DESIGN Principles & Practices (Third Edition)M.北京:高等教育出版社,2001.446-5439廖裕評(píng),陸瑞強(qiáng).CPLD數(shù)字電路設(shè)計(jì)-使用MAX+PLUSM.北京:清華大學(xué)出版社,2001.217-221.附 錄（電路原理圖） 課程設(shè)計(jì)總結(jié)：主要從以下幾方面總結(jié)：在設(shè)計(jì)過程中出現(xiàn)了自己設(shè)計(jì)一個(gè)器件的問題，自己對(duì)這方面的操作比較薄弱。所以說遇到了很多困難，不知道應(yīng)該從哪方面下手，但是通過老師的細(xì)心講解 ，和向同學(xué)的請(qǐng)教，上圖書館查了一些資料，知道了大致的方向，在自己的多次重復(fù)實(shí)驗(yàn)中，終于掌握了這方面的內(nèi)容，