基于-CPLD數(shù)字電壓表參考

1、-. z摘要本論文介紹了應用硬件描述語言VHDL來進展數(shù)字電壓表的設計過程。主要介紹了使用它來設計數(shù)字系統(tǒng)硬件電路的方法。使設計人員擺脫傳統(tǒng)得人工設計方法的框框，使數(shù)字系統(tǒng)設計的水平上升到一個新階段。VHDL語言是一種面向設計的多層次、多領域且得到一致認同的標準硬件描述語言。它具有兩大優(yōu)點：支持自上而下的TTD設計。它直接面向用戶，從系統(tǒng)的總體要求出發(fā)，根據(jù)電路系統(tǒng)的行為和功能要求，自上到下逐層的完成了相應的設計描述、綜合與優(yōu)化、模擬與驗證，直到最終生成器件，從而完成系統(tǒng)的整體設計。大大縮短了邏輯電路的設計周期。論文詳細介紹了A/D轉(zhuǎn)換器、二十進制的轉(zhuǎn)換、十進制BCD碼的轉(zhuǎn)換、多路數(shù)據(jù)選擇器、

2、數(shù)碼管的顯示等程序設計，為使系統(tǒng)設計的更加科學合理，并在編程之后，對主要參數(shù)進展了詳細得計算；論文還介紹了使用MA* PLUS II軟件，另外還附了異步加法器。在論文最后還附有參考文獻、外文資料，及譯文。關鍵詞：硬件描述語言VHDL、模數(shù)轉(zhuǎn)換A/D、MA* PLUS II、復雜可編程控制器件CPLDAbstractUsing a hardware description languageVHDL to design a voltage watch，is introduced in this paper.Emphatically,the method which we make use of V

3、HDL todesigning restrictions,and will make an epoch in the design of digital systemswhich will attain a higher level.VHDL is a hardware deseription language that faces design , and appropbated by general consensus. There are two advantageous factors in using VHDL:Supporting superincumbent TTD design

4、. VHDL faces users directly, and users can design from the entire request according to the action and function of circuit systems. Using VHDL, the user can gradually acplish the task by steps, starting from the designs description , then synthesis and optimization、simulation and test, till creating

5、logic elements finally. Ultimately, the entire design is pleted.Cuting the period of the design short greatly.The paper introduces (A/D ZHUANHUANQI、SHIBCD 碼的轉(zhuǎn)換、多路數(shù)據(jù)選擇器、數(shù)碼管的顯示)in detail.And also introduces the application of software MA* PLUS 2.in addition, asynchronous adder is appended in the paper

6、. And at the rear of this paper, reference literature, foreign language files and translation are added. In order to make the design more reasonable, we pute the main parameters in detail after the procedure.KeyWords:VHSIC Hardware Description LanguageModel Digital Convert OrganonMultiple away matri

7、* and programmable logic user systemple* Programmable Logic Device目錄引言 4CPLD的概述 (5)可編程邏輯器件的開展歷程 5FPGA/CPLD技術 5MA*+PLUSII介紹 7數(shù)字電壓表的設計與實現(xiàn) 9數(shù)字電壓表的簡單介紹 9各局部元件的設計 10模/數(shù)A/D轉(zhuǎn)換器 10二十進制轉(zhuǎn)換器 16十進制BCD碼轉(zhuǎn)化器 18BCD碼多路數(shù)據(jù)選擇器 20BCD譯碼顯示器 21控制器與控制電路的設計23控制器的設計 23控制電路的設計 27錯誤顯示與復位清零顯示的控制電路27控制BCD多路數(shù)據(jù)選擇器地址的控制電路293位有效數(shù)字在譯碼

8、顯示電路順序顯示的控制電路 30總結32完畢語33附錄34第1章 引言隨著電子技術的開展，當前數(shù)字系統(tǒng)的設計正朝著速度快、容量大、體積小、重量輕的方向開展，推動該潮流迅猛開展的引擎就是日趨進步和完善的ASIC設計技術。目前數(shù)字系統(tǒng)的設計可以直接面向用戶要求，根據(jù)系統(tǒng)的行為和功能要求自上而下逐層完成相應的描述、綜合、優(yōu)化、仿真與驗證，直到生成器件。上述設計過程除了系統(tǒng)行為和功能描述以外，其余所有的設計過程幾乎都可以用計算機自動的完成，也就是說作到了電子設計自動化EDA。電子設計自動化EDA的關鍵技術之一是要求用形式化方法來描述數(shù)字系統(tǒng)的硬件電路，即要用所謂硬件描述語言來描述硬件電路。所以硬件描述

9、語言及相關的仿真、綜合等技術的研究是當今電子設計自動化領域的一個重要課題。硬件描述語言得開展至今已有幾十年的歷史，并已成功地應用到系統(tǒng)的仿真、驗證和設計綜合等方面。廣闊用戶所期盼的是一種面向設計的多層次、多領域且得到一致認同的標準的硬件描述語言。80年代后期由美國國防部開發(fā)的VHDL語言恰好滿足了這樣的要求，并在1987年12月由IEEE標準化定為IEEE std 10761987 標準，1993年進一步修訂，被定為ANSI/IEEE std 10761993 標準。它的出現(xiàn)為電子設計自動化EDA的普及和推廣奠定了堅實的根底。由于，計算機技術和自身功能的不斷開展括充，使其能夠在行為級、系統(tǒng)級、

10、存放器和門級上描述邏輯電路。于是人們反過來進展電路設計描述，然后通過一定的編譯算法將其轉(zhuǎn)化成具有相應功能的邏輯電路，也就是說，電路設計人員可以用硬件 描述語言VHDL來設計數(shù)字系統(tǒng)的硬件局部。使用VHDL語言來設計數(shù)字系統(tǒng)是電子設計技術的大勢所趨。CPLD是一種復雜的用戶可編程邏輯器件，它以其編程方便、集成度高速度快、價格底等特點越來越受到廣闊電子設計人員的青睞。此外，該公司還開發(fā)了MA* PIUS II軟件，VHDL語言就是在這個軟件環(huán)境應用。正是由于VHDL已廣泛應用到各個領域，應用VHDL語言來編程實現(xiàn)數(shù)字電壓表的設計，通過課題的設計來進一步掌握及應用VHDL語言編程。第2章 CPLD概

11、述2.1 可編程邏輯器件的開展歷程當今社會是數(shù)字的社會，是數(shù)字集成電路廣泛應用的社會。信息高速公路、媒體電腦、移動系統(tǒng)、數(shù)字電視，各種自動化設備以及我們?nèi)粘５囊恍┬≈谱鞫家玫綌?shù)字集成電路，它由早期的電子管、晶體管、小規(guī)模集成電路幾十幾百門、中規(guī)模集成電路MSIC，幾百幾千門、大規(guī)模集成電路LSIC，幾千幾萬門開展到超大規(guī)模集成電路VLSIC，幾萬門以上以及許多具有特定功能的專用集成電路。但是，隨著微電子技術的開展，設計與制作集成電路的任務已不完全由半導體廠商來獨立承當。因而出現(xiàn)了現(xiàn)場可編程邏輯器件FPLD，其中應用最廣泛的當屬現(xiàn)場可編程門陣列FPGA和復雜可編程邏輯器件CPLD。早期的可編程

12、邏輯器件只有可編程只讀存儲器PROM，紫外線可擦除只讀存儲器EPROM和點可擦除只讀存儲器EEPROM三種。它們的共同特點是可以實現(xiàn)速度特性較好的邏輯功能，但其過于簡單的構造也使它們只能實現(xiàn)規(guī)模較小的電路。2.2 FPGA/CPLD技術FPGA(Field Programmable Gates Array,現(xiàn)場可編程門陣列)與CPLD(Cmple* Programmable Logic Devive，復雜可編程邏輯器件)都是可編程邏輯器件。FPGA/CPLD的規(guī)模比較大，適合于時序、組合等。邏輯電路應用場合，它可以代替幾十甚至上百塊芯片。FPGA、CPLD概括起來它們是由三大部分組成：一個二維

13、的邏輯塊陣列，構成了PLD器件的邏輯組成核心輸入/輸出塊連接邏輯的互連資源FPGA/CPLD芯片都是特殊的ASIC芯片，它們除了具有ASIC的特點之外，還具有以下特點：1FPGA/CPLD芯片的規(guī)模越來越大，使它所能實現(xiàn)的功能也越來越強，同時也可以實現(xiàn)系統(tǒng)集成。FPGA/CPLD的資金投入小，不用對廠商做任何訂單數(shù)量上的承諾，節(jié)省了許多潛在的花費，而且FPGA/CPLD的研制開發(fā)費用相對較低。FPGA/CPLD芯片和EPROM配合使用時，用戶可以反復地編程、擦除、使用或者在外圍電路不動的情況下用不同的EPROM就可以實現(xiàn)不同的功能。FPGA/CPLD芯片電路設計周期短。FPGA/CPLD軟件易

14、學易用，可以使設計人員更能集中精力進展電路設計。通常可將FPGA/CPLD設計流程歸納為以下7個步驟：第1步：設計輸入。應用Verilog、VHDL、AHDL等硬件描述語言的輸入法來設計。第2步：前仿真。所設計的電路必須在布局布線驗證，目的主要是在仿真時，驗證電路是否有效。第3步：設計輸入編譯。設計輸入之后就有一個從高層系統(tǒng)行為設計向低層門級邏輯電路的轉(zhuǎn)化翻譯過程。第4步：設計輸入的優(yōu)化。根據(jù)布爾方程功能等效的原則，用更小更快的綜合結果代替一些復雜的單元。第5步：布局步線。第6步：后仿真。設計人員需要利用在布局步線中獲得的更準確的RC參數(shù)再次驗證電路的功能和時序。第7步：流片。2.3 MA*+

15、PLUSII介紹Altera 公司的MA*+PLUSII 開發(fā)系統(tǒng)是一個完全集成化，易學易用可編程邏輯設計環(huán)境，它可以在多種平臺上運行。它所能提供的靈活性 和高效性是無可比較的，其豐富的圖形界面，輔之以完整的、可即使的在線文檔。MA*+PLUSII是由設計輸入、設計處理、設計校驗和器件編程四局部組成。 由前面表達可知，MA*+PLUSII軟件設計的流程應包括以下幾個局部，如圖1所示1設計輸入?？梢圆捎迷韴D輸入，HDL語言描述、EDIF網(wǎng)表讀入及波形輸入等方式。 2功能仿真。此時為0延時模式，主要為檢驗輸入是否有誤。 3編譯。主要完成器件的選擇及適配，邏輯的綜合及器件的裝入，延時信息的提取。

16、4后仿真。將編譯產(chǎn)生的延時信息參加到設計中，進展布局布線的仿真，是與實際器件工作時情況根本一樣的仿真。5譯驗證。用后仿真確認的配置文件經(jīng)EPROM或編程電纜配置CPLD，參加實際鼓勵，進展測試，以檢查是否完成預定功能。設計輸入設計要求設計編譯功能校驗時序校驗器件編程在線校驗系統(tǒng)產(chǎn)品設計修改 圖1 MA*+PLUSII軟件流程圖 邏輯設計的輸入方法有圖形輸入、文本輸入和由第三方EDA tool生成的EDIF網(wǎng)表輸入等，輸入方法不同，生成的文件格式也有所不同。建立 一個圖形設計文件的方法步驟包括： 1指定設計工程名稱，用MA*+PLUSII編譯一個工程前，必須確定一個設計文件作為當前工程。對于每個

17、新的工程應該建立一個單獨的子目錄，當指定設計工程名稱時，也就同時指定了保存該設計工程的子目錄名。 2建立新文件。 3輸入圖元和宏功能符號。其中prim包括根本的邏輯塊電路，mf宏功能庫包括所有74系列邏輯，mega_lpm(參數(shù)化模塊庫)包括參數(shù)化模塊、兆功能高級模塊和Megacoves,AMPP包括PCI、DS、ucontroller等。 4連線。 5為引腳和節(jié)點命名。 6保存文件，檢查根本錯誤。 2.文本設計輸入方法主要用來實現(xiàn)以AHDL語言或以VHDL語言形式書寫的文件，AHDL是Altera Hardwara Description Lovnguage的縮寫，它是一種高級的硬件行為描述

18、語言，最適合于大型的、復雜的狀態(tài)機設計。VHDL是一種符合IEEE標準的高級硬件行為描述語言，特別適合于大型和復雜的設計。 第3章 數(shù)字電壓表的設計與實現(xiàn)3.1 數(shù)字電壓表設計的簡單介紹本課題所設計的數(shù)字電壓表是能夠測量05V的電壓值，測得值為3位有效數(shù)字，保存兩位小數(shù)并在LED數(shù)碼管上顯示出來。除了能夠測量05V之間的電壓值外，當被測電壓超過05V的圍時，電壓表會在數(shù)碼管上顯示出倒F的符號，表示測量錯誤。通過開關按鈕來啟動電壓表進展測量，每測量完一次通過復位按鈕使電壓表歸零。接下來就給出數(shù)字電壓表設計的原理方框圖，通過方框圖來詳細介紹 一下各局部元件的設計思想及工作過程。方框圖如圖2所示，它

19、主要包括：A/D轉(zhuǎn)換器、二十進制轉(zhuǎn)換器、十BCD碼轉(zhuǎn)換器、BCD多路數(shù)據(jù)選擇器、控制器、LED數(shù)碼管顯示電路這幾局部。模擬量的輸入A/D二十進制的轉(zhuǎn)換十進制BCD碼轉(zhuǎn)換BCD多路數(shù)據(jù)選擇器BCD譯碼及數(shù)碼管顯示控制器 圖2 數(shù)字電壓表原理框圖 在設計過程中我們需要注意的問題：1二十進制轉(zhuǎn)換中需要有一個圍05V，當超出這個圍時轉(zhuǎn)換結果將會出錯，并顯示出錯誤的信息。2控制器的設計，它需要控制各局部的工作過程，及狀態(tài)轉(zhuǎn)換，通過控制器控制顯示錯誤信息或清零，3各局部模塊我們都需要利用VHDL語言編程，利用仿真器仿真生成能夠完成我們需要功能的模塊。3.2 各局部元件的設計 3.2.1 模/數(shù)A/D轉(zhuǎn)換器

20、 電壓表進展測量首先要從外界采集信號，而所采集的信號為模擬信號，我們需要的應為數(shù)字信號，這就需要我們通過模/數(shù)A/D轉(zhuǎn)換器轉(zhuǎn)換為數(shù)字信號。實現(xiàn)模/數(shù)轉(zhuǎn)換的方法很多，常用的方法有計數(shù)法、雙積分法和逐次逼近法?？紤]到逐次逼近法有速度快、轉(zhuǎn)換精度高的特點，在這里我們所使用的是ADC0809模/數(shù)轉(zhuǎn)換器。1ADC0809芯片的主要性能1.逐次逼近型A/D轉(zhuǎn)換器，所有引腳的邏輯電平與TTL兼容；2.存功能的8路模擬量轉(zhuǎn)換開關，可對8路05V模擬量進展分時轉(zhuǎn)換；3輸出具有三態(tài)鎖存/緩沖功能；4分辨率：8位，轉(zhuǎn)換時間：100us；5不可調(diào)誤差：+-1LSB，功耗：15mw；6工作電壓：+5V，參考電壓標準值

21、：+5V；7片無時鐘，一般需要外加640KHZ以下且不低于100KHZ的時鐘信號。 2模/數(shù)轉(zhuǎn)換器的主要參數(shù) 轉(zhuǎn)換精度 轉(zhuǎn)換精度反映了A/D轉(zhuǎn)換器的實際輸出接近理論輸出的準確程度。由于模擬量是連續(xù)的，而數(shù)字量是離散的，所以，一般是*個圍中模擬量對應一個數(shù)字量。例如，模擬量為5V時對應的數(shù)字量為800H，而實際轉(zhuǎn)換中發(fā)現(xiàn)4.997V到4.999V也對應數(shù)字量800H。這就反映了一個轉(zhuǎn)換精度的問題。A/D轉(zhuǎn)換的精度通常用數(shù)字量的最低有效位LSB來表示。 轉(zhuǎn)換時間和轉(zhuǎn)換率 所謂轉(zhuǎn)換時間是指完成一次A/D轉(zhuǎn)換所需要的時間。轉(zhuǎn)換率為轉(zhuǎn)換時間的倒數(shù)。它們都表示A/D轉(zhuǎn)換的速度。例如，完成一次A/D轉(zhuǎn)換所需

22、要的時間是20us，則轉(zhuǎn)換率為50KHZ。 分辨率 分辨率是指A/D轉(zhuǎn)換器能夠分辨最小量化信號的能力。一個n位的A/D轉(zhuǎn)換器，其分辨率等于模擬量輸入的滿量程值除以2的n次方。顯然，A/D轉(zhuǎn)換器位數(shù)越長，分辨率越高。所以也常用A/D轉(zhuǎn)換器的位數(shù)來表示其分辨率。3逐次逼近式A/D轉(zhuǎn)換法 逐次逼近式A/D轉(zhuǎn)換法，是一種廣泛應用的A/D轉(zhuǎn)換方法。用一個D/A轉(zhuǎn)換器的輸出電壓V0與模擬輸入電壓Vi進展比較，以產(chǎn)生A/D結果在逐次逼近式A/D轉(zhuǎn)換器中，采用一個逐次逼近存放器放計數(shù)值，并在相應的控制電路的控制下，從高位向低位逐位確定其計數(shù)值，逐次逼近式ADC0809轉(zhuǎn)換原理，如圖3所示8位模擬輸入8位模擬開

23、關地址鎖存與譯碼3位地址地址鎖存允許控制時序啟動時鐘逐次逼近存放器樹狀開關256R電阻網(wǎng)絡轉(zhuǎn)換完畢三態(tài)輸出鎖存緩沖器圖3 ADC0809轉(zhuǎn)換原理圖4ADC0809的部構造與引腳功能部構造 模擬多路轉(zhuǎn)換開關由8路模擬開關和3位地址鎖存與譯碼器組成，地址鎖存允許信號ALE將三位地址信號ADDC、ADDB、ADDA進展鎖存，然后由譯碼電路選通其中一路模擬信號加到A/D轉(zhuǎn)換局部進展轉(zhuǎn)換。A/D轉(zhuǎn)換局部包括比較器、逐次逼近存放器SAR、256R電阻網(wǎng)絡、樹狀電子開關、控制與時序電路等，另外具有三態(tài)輸出鎖存緩沖器。引腳功能D7D0：8位數(shù)據(jù)輸出線；IN7IN0：8路模擬信號輸入；ADDC、ADDB、ADD

24、A：8路模擬信號輸入通道的地址選擇線；ALE：地址鎖存允許，其正跳變地址選擇線狀態(tài)，經(jīng)譯碼選通對應的模擬輸入信號；START：啟動信號，上升沿使片所有存放器清零，下降沿啟動A/D轉(zhuǎn)換；EOC：轉(zhuǎn)換完畢，轉(zhuǎn)換開場后此引腳變?yōu)楦唠娖剑籓E：輸出允許，此引腳為高電平有效，當有效時，芯片部三態(tài)數(shù)據(jù)輸出鎖存緩沖器被翻開，轉(zhuǎn)換結果送到D7D0；REF+、REF：參考電壓正極、負極，通常REF+接VCC，REF接GND；VCC：電源，+5V，GND：地線；CLOCK：時鐘，最高可達1280KHZ，由外部提供；ADC0809的引腳圖如圖4所示IN3 IN2IN4 IN1IN5 IN0IN6 ADDAIN7 A

25、DDBSTRART ADDCEOC ALED3 D7CLOCK D6OE D5VCC D4REF+ D0GND REFD1 D2 圖4 ADC0809引腳圖5真值表與時序圖CLOCKSTARTEOCOE功能有效 0 0 0A/D開場轉(zhuǎn)換有效 0 1 0轉(zhuǎn)換完畢有效 0 1 1允許數(shù)據(jù)輸出表1CLOCK模擬量輸入有效數(shù)據(jù)數(shù)據(jù)輸出OEEOCSTART5)工作原理在ADC0809中，輸入模擬量與輸出數(shù)字量存在著這樣的關系：N=VIN-VREF-*256/VREF+-VREF-一般 VREF+=5V VREF-=0V因為輸出為8位二進制數(shù)，所以最高輸出為 11111111B 即 256我們可以將01分

26、成256份，即最小間隔為：1/256因此求歸一化量為：*=VIN/5 *在01之間求歸一化*有多少個256份：N=*1/256=VIN/5*256=VIN*256/5 =VIN=5*N/256=0.02*N實際上VIN=0.02*N 就是VIN模擬量真正意義上對應的數(shù)字量，而在VIN通過A/D轉(zhuǎn)換器后所得到的是N，假設要在數(shù)值上等值，還要在N的根底上再乘以0.02.例如：假設輸入的模擬電壓為2.5V，則轉(zhuǎn)換后的數(shù)字量為：N=VIN-VREF-*256/VREF+-VREF- =2.5-0*256/(5-0)=128 即 10000000B3.2.2 二十進制轉(zhuǎn)換器通過A/D轉(zhuǎn)換器我們已經(jīng)得到了

27、8位二進制的數(shù)字量，雖為二進制的數(shù)字量但它是無法直接驅(qū)動LED數(shù)碼管顯示的，因為數(shù)碼管顯示的輸入量只能與BCD碼相匹配，因此我們需要先將8位二進制數(shù)，轉(zhuǎn)換為十進制數(shù)，再將十進制數(shù)轉(zhuǎn)換為BCD碼，從而與LED數(shù)碼管顯示相匹配，下面先來介紹一下二十進制的轉(zhuǎn)換。1)引腳功能二十進制轉(zhuǎn)換的模塊圖如圖5所示I1 O1 OE EOCSTART1 AA圖5 二十進制轉(zhuǎn)換模塊I1：8位二進制數(shù)字量輸入端；O1：3位十進制數(shù)字量輸出端；START1：啟動信號，當為低電平時有效并啟動二十進制轉(zhuǎn)換器開場工作；EOC：轉(zhuǎn)換完畢信號，當二十進制轉(zhuǎn)換工作時，此信號為低電平，當工作完畢時，此信號立即為高電平；OE：允許輸出

28、信號，此信號為高電平有效，有效時轉(zhuǎn)換后的數(shù)據(jù)通O1端輸出；AA：錯誤信號，此信號為高電平有效果，當有效時表示轉(zhuǎn)換后的數(shù)據(jù)有誤不能夠輸出;2)真值表START1EOCOEAA功能00 0 0開場轉(zhuǎn)換0100轉(zhuǎn)換完畢0101數(shù)據(jù)有誤0110允許輸出表2工作過程及流程圖我們需將各位的數(shù)，0或1分別乘各位對應的2的0次方、2的1次方、2的2次方、2的3次方、2的4次方、2的5次方、2的6次方和2的7次方，然后依次求和記為A。為了能夠與輸入的模擬數(shù)值上對應還需將A再乘以0.02，此時轉(zhuǎn)換完畢，EOC=1。接下來要判斷所轉(zhuǎn)換的十進制數(shù)是否超出05V的圍，如果超出則AA=1提示轉(zhuǎn)換出現(xiàn)錯誤，否則AA=0，O

29、E=1數(shù)據(jù)輸出。START=0開場工作等待轉(zhuǎn)換完畢,使EOC=1判斷數(shù)據(jù)是否出錯OE=1,允許輸出AA=1,提示轉(zhuǎn)換出錯不工作3.2.3 十進制BCD碼轉(zhuǎn)換器1引腳功能十進制BCD碼轉(zhuǎn)換器的模塊圖如圖7所示B Q EOCSTART2 OE 圖7 十進制BCD碼模塊START2：啟動信號，低電平膠，當有效時啟動十進制BCD碼轉(zhuǎn)換工作；EOC：轉(zhuǎn)換完畢信號，當轉(zhuǎn)換工作時EOC為低電平，當轉(zhuǎn)換完畢時EOC立即變?yōu)楦唠娖?；OE：允許輸出信號，高電平有效，當有效時允許轉(zhuǎn)換后的數(shù)據(jù)輸出；B: 3位十進制數(shù)據(jù)輸入端；Q：12位BCD碼輸出端； 2真值表START2EOCOE功能 0 00開場轉(zhuǎn)換 0 10轉(zhuǎn)

30、換完畢 0 11允許輸出數(shù)據(jù) 表33)工作過程 十進制與BCD碼的對應轉(zhuǎn)換如表4所示輸入的十進制數(shù)輸出的BCD碼000001 000120010 3 0011401005010160110701118100091001表4通過二十進制轉(zhuǎn)換器我們已經(jīng)得到了3位的十進制數(shù)，當START2=0時，十進制BCD碼轉(zhuǎn)換器開場工作，根據(jù)查表4我們可以很方便的將每一位十進制數(shù)轉(zhuǎn)換為4位的BCD碼。從低位到高位，則3位的十進制數(shù)也就轉(zhuǎn)換為了12位的BCD碼。例如，十進制數(shù)為4.59，通過查表4可以得到，9對應的是1001，5對應的是0101，4對應的是0100。則最終確實12位BCD碼為1。當轉(zhuǎn)換完畢時，EO

31、C立即變?yōu)楦唠娖?，即EOC=1，當OE=1時使得12位的BCD碼允許從輸出端輸出。3.2.4 BCD碼多路數(shù)據(jù)選擇器通過十進制BCD碼轉(zhuǎn)換我們已經(jīng)得到了12位的BCD碼，但12位的數(shù)據(jù)是無法直接在3個LED數(shù)碼管上顯示的，因此我們要用BCD多路數(shù)據(jù)選擇器將12位的BCD 碼分成3路信號，每一路4位然后分別接到相應數(shù)碼管顯示電路的輸入上，從而完顯示工作。1功能與模塊圖 數(shù)據(jù)選擇器Multiple*er,簡稱MU*又稱多路開關或多路調(diào)制器。 它 的功能是在選擇輸入又稱地址輸入信號的作用下，從多個數(shù)據(jù)輸入通道中 擇*一通道的數(shù)據(jù)數(shù)字信息傳輸至輸出端。數(shù)據(jù)選擇器是一種靈活方便，開 發(fā)性很強的組合邏輯電

32、路，在數(shù)字系統(tǒng)中應用比較廣泛，數(shù)據(jù)選擇器的芯片種類很多，常用的有2選1、4選1、8選1、16選1等，但我們現(xiàn)在所要介紹的是一種12選4的多路數(shù)據(jù)選擇器。模塊圖如圖8所示圖8 12選4多路數(shù)據(jù)選擇器D0D7：為12位BCD碼輸入端；A1，A0：為地址輸入端；DCBA： 這4位BCD碼輸出端；2真值表A1 A0D C B A 0 0 D3 D2 D1 D0 0 1D7 D6 D5 D4 1 0D11 D10 D9 D8 表5通過A1A0地址的不斷變化，從而完成對12位BCD碼的分時輸出，以實現(xiàn)相應數(shù)值在對應位的數(shù)碼管上的顯示。 BCD譯碼顯示器 在這里我們需用七段顯示器將09的十進制字符通過七段字

33、劃亮滅的不同組合來實現(xiàn)七段數(shù)碼顯示器。數(shù)碼管的種類很多，但大致可分為共陰極數(shù)碼管和共陽極數(shù)碼管。共陰極數(shù)碼管是將各發(fā)光二極管陽極連在一起接低電平，陽極分別接譯碼器輸出端，當譯碼輸出*段碼為高電平時，相應的發(fā)光二極管就導通發(fā)光，顯示相應的數(shù)碼，這種顯示器可用輸出高電平有效的譯碼器來驅(qū)動。而共陽極數(shù)碼管是將各發(fā)光二極管陽極連在一起，接高電平，而陰極分別接譯碼器輸出端，當譯碼輸出*段為低電平時，二極管導通發(fā)光，共陽顯示器由輸出低電平有效的譯碼器來驅(qū)動。在這里我們選用的是共陽極的數(shù)碼管。與七段顯示數(shù)碼管配合的譯碼器只能有ag七個輸出端和四個輸入端下有一個使能端S，控制譯碼器是否工作，七段譯碼器的真值表

34、如表6所示十進制數(shù)或功能輸入輸出 SD C B AYa Yb Yc Yd Ye Yf Yg字形 0 00 0 0 01 1 1 1 1 1 1 0 1 00 0 0 10 1 1 0 0 0 0 1 2 00 0 1 01 1 0 1 1 0 1 2 3 00 0 1 11 1 1 1 0 0 1 3 4 00 1 0 00 1 1 0 0 1 1 4 5 00 1 0 11 0 1 1 0 1 1 5 6 00 1 1 00 0 1 1 1 1 1 6 7 00 1 1 11 1 1 0 0 0 0 7 8 01 0 0 01 1 1 1 1 1 1 8 01 1 1 1 0 0 0 1 1 1 1 倒F 表6通過查表6我