1-pld發(fā)展概述ppt課件

1、FPGA原理與設(shè)計(jì)超大規(guī)模集成 (Very Large Scale Integration ：VLSI) 電路是一種將大量晶體管組合到單一芯片的集成電路，其集成度大于大規(guī)模集成電路。計(jì)算機(jī)里的控制中心微處置器就是超大規(guī)模集成電路的最典型實(shí)例。.數(shù)字集成電路分類.FPGA設(shè)計(jì)流程.FPGA設(shè)計(jì)方法層次化設(shè)計(jì)是VLSI 設(shè)計(jì)中最廣泛運(yùn)用的方法，硬件描畫言語是VLSI系統(tǒng)設(shè)計(jì)中開展層次化設(shè)計(jì)的理想工具。自頂向下的設(shè)計(jì)：一個系統(tǒng)的描畫可以從最高籠統(tǒng)的構(gòu)造依此向下到達(dá)最根本的邏輯門或者開關(guān)。.PLDPLD :Programmable Logic Devices可編程邏輯器件(PLD) 是近幾年來大規(guī)模集

2、成電路開展最快的產(chǎn)品。PLD將在今后相當(dāng)長的時(shí)間內(nèi)發(fā)揚(yáng)更廣泛作用。PLD的運(yùn)用將大大簡化大規(guī)模集成電路設(shè)計(jì)流程，縮短設(shè)計(jì)周期，同時(shí)設(shè)計(jì)本錢和制造本錢將進(jìn)一步降低。.PLD設(shè)計(jì)以計(jì)算機(jī)為任務(wù)平臺，以相關(guān)設(shè)計(jì)軟件工具為開發(fā)環(huán)境，以硬件描畫言語HDL為設(shè)計(jì)言語，以PLD器件為載體，以ASIC或者SOC芯片為設(shè)計(jì)目的的電子產(chǎn)品自動化設(shè)計(jì)過程。.學(xué)好PLD設(shè)計(jì)的幾個要求 要熟習(xí)PLD器件的內(nèi)部構(gòu)造，要了解可編程邏輯器件的根本原理 要了解層次化的設(shè)計(jì)思想，在了解PLD器件硬件構(gòu)造根底上了解綜合的意義。要了解PLD設(shè)計(jì)的效力對象。數(shù)字邏輯知識是根本。 .FPGA原理與設(shè)計(jì)課程安排PLD器件引見開發(fā)平臺引見：

3、MAX PLUS IIHDL硬件設(shè)計(jì)言語引見：VHDLVHDL言語深化引見CPLD/FPGA器件相關(guān)硬件電路引見實(shí)驗(yàn).20世紀(jì)70年代，熔絲編程的PROM和PLA器件是最早的可編程邏輯器件。20世紀(jì)70年代末，對PLA進(jìn)展改良，推出了PAL器件。20世紀(jì)80年代初，發(fā)明了電可擦寫的GAL器件。20世紀(jì)80年代中期，Xilinx公司提出了現(xiàn)場可編程的概念，推出了第一片F(xiàn)PGA。20世紀(jì)80年代末，Lattice公司推出了系列CPLD器件。20世紀(jì)90年代后期，可編程器件集成電路技術(shù)進(jìn)入了飛速開展階段，可用邏輯門數(shù)超越百萬，并出現(xiàn)了內(nèi)嵌復(fù)雜功能的模塊如加法器，乘法器，RAM，CPU，DSP，PLL

4、。PLD器件的開展歷程.消費(fèi)PLD器件的主要企業(yè)Lattice公司：ispLSI、ispMACH等CPLD系列以及EC、ECP等FPGA系列。Xilinx公司： CoolRunner、XC9500等CPLD系列以及XC4000、Spartan以及Virtex等FPGA系列。Altera公司：MAX、FLEX、APEX、ACEX，Cyclone以及MAX2，Cyclone2系列Actel公司：.三大可編程邏輯器件公司樣片.PLD器件分類從集成度區(qū)分： 低密度PLD器件和高密度PLD器件。從編程構(gòu)造上區(qū)分： “與-或陣列式和“SRAM查找表 式從編程工藝上區(qū)分： 熔絲型，反熔絲型，EPROM型，E

5、EPROM型，SRAM型和FLASH型 .PLD器件構(gòu)造引見低密度PLD器件構(gòu)造引見CPLD器件構(gòu)造引見FPGA器件構(gòu)造引見 .與或陣列. 常用門電路在PLD中的表示法 (a)與門；(b)或門；(c)輸入緩沖器；(d)三態(tài)輸出緩沖器；(e)非門.根本PROM構(gòu)造 .根本PLA構(gòu)造 .根本PAL構(gòu)造 .根本GAL構(gòu)造 .GAL器件宏單元構(gòu)造 .低密度PLD器件比較.高密度PLD器件CPLDFPGA.Altera的MAX7000系列主要包括 邏輯陣列塊(Logic Array Block LAB)宏單元(Macro Cell)擴(kuò)展/并行乘積項(xiàng)可編程連線陣列(Programmable Interco

6、nnect Array PIA)IO控制塊 .Altera MAX7000 系列 構(gòu)造圖 4個類似的邏輯陣列塊LABLogic Array Block每個LAB中有16個宏單元此芯片有64個宏單元可編程的I/O控制塊可控制每個I/O引腳單獨(dú)為三種任務(wù)方式：輸入、輸出和雙向芯片內(nèi)部的一切單元都是經(jīng)過內(nèi)連矩陣PIA銜接起來主要組成：LAB邏輯陣列塊PIA可編程內(nèi)聯(lián) 矩陣I/O控制塊.可編程內(nèi)連矩陣PIAProgrammable Interconnection ArrayPIA信號來源:公用輸入引腳 I/O引腳宏單元的輸出編程單元：它控制兩輸入端的與門能否傳送對應(yīng)的PIA信號去LAB，實(shí)現(xiàn)軟開關(guān)作用

7、。.I/O控制塊每個I/O引腳允許三種任務(wù)方式：1.輸入方式2.輸出方式3.雙向任務(wù)方式三態(tài)門有多種使能信號，使三態(tài)控制更靈敏。這些信號包括：Vcc，GND，I/O信號，宏單元信號輸出，及公用輸入信號。使能信號選擇矩陣三態(tài)緩沖.GlobalClockGlobalClear36 個可編程互連信號16個擴(kuò)展乘積項(xiàng)去 I/O控制塊7000 有兩個全局時(shí)鐘乘積項(xiàng)選擇矩陣VCCDENAPRnCLRnQ清零信號Clock使能控制端可旁路存放器共享邏輯的擴(kuò)展來自其他邏輯單元的并行擴(kuò)展去 PIA可編程存放器宏單元MacroCell宏單元模塊組成:與邏輯陣列乘積項(xiàng)選擇矩陣可編程存放器“與邏輯陣列實(shí)現(xiàn)組合邏輯函數(shù)

8、中的乘積項(xiàng)。每個宏單元提供5個乘積項(xiàng)。它與GAL的宏單元相比，信號中添加了16根擴(kuò)展乘積項(xiàng)，大大加強(qiáng)了實(shí)現(xiàn)組合函數(shù)的才干。“乘積項(xiàng)選擇矩陣用于分配乘積項(xiàng)：1.到或門和異或門實(shí)現(xiàn)組合函數(shù)2.到宏單元觸發(fā)器的輔助輸入端： 去除端Clear 置位端Preset 時(shí)鐘端Clock“可編程存放器使EPLD宏單元中的觸發(fā)器比GAL的功能更強(qiáng)、更靈敏：1.可編程實(shí)現(xiàn)D、T、JK或RS觸發(fā)器2.可編程時(shí)鐘控制方式3.可編程異步、同步時(shí)序電路.擴(kuò)展乘積項(xiàng),包括共享擴(kuò)展乘積項(xiàng)和并聯(lián)擴(kuò)展乘積項(xiàng)1.共享擴(kuò)展乘積項(xiàng)：功能：大多數(shù)邏輯函數(shù)由5個乘積項(xiàng)之和就可以實(shí)現(xiàn)。這樣用一個宏單元即可。對于復(fù)雜的邏輯函數(shù)，需求附加乘積項(xiàng)

9、能實(shí)現(xiàn)。共享擴(kuò)展乘積項(xiàng)是由每個宏單元提供一個未投入運(yùn)用的乘積項(xiàng)。每個LAB有16個宏單元，因此有16個共享擴(kuò)展乘積項(xiàng)。共享擴(kuò)展項(xiàng)為同一LAB內(nèi)的恣意或全部宏單元共享。.2.并聯(lián)擴(kuò)展乘積項(xiàng)：并聯(lián)擴(kuò)展乘積項(xiàng)是一些宏單元沒有運(yùn)用的乘積項(xiàng)可以分配到臨近單元運(yùn)用。使有的宏單元最多可達(dá)20個乘積項(xiàng)，而這其中5個乘積項(xiàng)由本宏單元提供，其他15個并聯(lián)擴(kuò)展乘積項(xiàng)是由臨近的宏單元提供的。并聯(lián)擴(kuò)展乘積項(xiàng)的傳送通道.Altera的FLEX10K系列主要包括 嵌入式陣列塊EAB邏輯陣列塊LAB邏輯單元(LE)快速通道FTI/O單元 .FPGA根本構(gòu)造 .Altera FLEX10K 系列 構(gòu)造圖 .IO構(gòu)造IOE .Altera MAXFLEX10K 系列 邏輯單元LE .查找表構(gòu)造LUT .特性CPLDFPGA結(jié)構(gòu)工藝乘積項(xiàng)結(jié)構(gòu)查找表加寄存器結(jié)構(gòu)觸發(fā)器數(shù)量少多規(guī)模和復(fù)雜度規(guī)模小，復(fù)雜度低規(guī)模大，復(fù)雜度高時(shí)延Pin-Pin延