寄存器與計(jì)數(shù)器課件

1、第6章 寄存器與計(jì)數(shù)器 16.1 寄存器與移位寄存器 主要內(nèi)容： 觸發(fā)器構(gòu)成的寄存器集成寄存器74LS374/ 74HC374/ 74HCT374 移位寄存器的五種輸入輸出方式 觸發(fā)器構(gòu)成的移位寄存器 4位集成移位寄存器74LS194 移位寄存器的應(yīng)用舉例26.1.1 寄存器 在數(shù)字電路中，用來存放二進(jìn)制數(shù)據(jù)或代碼的電路稱為寄存器 。上述寄存器的寄存時(shí)間？101010103 集成寄存器74LS1754課外查資料：了解集成寄存器74LS373與74LS374。74LS175真值表56.1.2 移位寄存器 移位寄存器的5種輸入輸出方式： （a）串行輸入/右移/串行輸出 （b）串行輸入/左移/串行輸

2、出6（c）并行輸入/串行輸出 （d）串行輸入/并行輸出 7（e）并行輸入/并行輸出 891.串行輸入/串行輸出/并行輸出移位寄存器：下圖所示為邊沿D觸發(fā)器組成的4位串行輸入/串行輸出移位寄存器。串行輸入101010（a）寄存器清零000000011（c）第2個(gè)CP脈沖之后 （d）第3個(gè)CP脈沖之后000012（e）第4個(gè)CP脈沖之后101013例6-1 對于圖6-4所示移位寄存器，畫出下圖所示輸入數(shù)據(jù)和時(shí)鐘脈沖波形情況下各觸發(fā)器輸出端的波形。設(shè)寄存器的初始狀態(tài)全為0。142. 集成電路移位寄存器常用集成電路移位寄存器為74LS194，其邏輯符號和引腳圖如圖所示。 1516例6-2 利用兩片集成

3、移位寄存器74LS194擴(kuò)展成一個(gè)8位移位寄存器。 17例6-3由集成移位寄存器74LS194和非門組成的脈沖分配器電路如圖所示，試畫出在CP脈沖作用下移位寄存器各輸出端的波形。186.2 異步N進(jìn)制計(jì)數(shù)器主要內(nèi)容：異步n位二進(jìn)制加、減計(jì)數(shù)器電路異步n位二進(jìn)制計(jì)數(shù)器電路的構(gòu)成方法異步3進(jìn)制加計(jì)數(shù)器電路異步6進(jìn)制加計(jì)數(shù)器電路異步非二進(jìn)制計(jì)數(shù)器電路的構(gòu)成方法19 能夠?qū)斎朊}沖個(gè)數(shù)進(jìn)行計(jì)數(shù)的電路稱為計(jì)數(shù)器。 一般將待計(jì)數(shù)的脈沖作為CP脈沖。電路結(jié)構(gòu)：觸發(fā)器門電路。N個(gè)觸發(fā)器可表示N位二進(jìn)制數(shù)。20計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器N進(jìn)制計(jì)數(shù)器加法計(jì)數(shù)器同步計(jì)數(shù)器異步計(jì)數(shù)器減法計(jì)數(shù)器可逆計(jì)數(shù)器加法計(jì)數(shù)器

4、減法計(jì)數(shù)器可逆計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器N進(jìn)制計(jì)數(shù)器216.2.1 異步n位二進(jìn)制計(jì)數(shù)器 1. 異步2位二進(jìn)制加計(jì)數(shù)器22工作原理分析23異步2位二進(jìn)制減計(jì)數(shù)器242.異步n位二進(jìn)制計(jì)數(shù)器其構(gòu)成具有一定的規(guī)律：(a)異步n位二進(jìn)制計(jì)數(shù)器由n個(gè)觸發(fā)器組成，每個(gè)觸發(fā)器均接成T觸發(fā)器。(b)各個(gè)觸發(fā)器之間采用級聯(lián)方式，其連接形式由計(jì)數(shù)方式（加或減）和觸發(fā)器的邊沿觸發(fā)方式（上升沿或下降沿）共同決定 。例子256.2.2 異步非二進(jìn)制計(jì)數(shù)器1.異步3進(jìn)制加計(jì)數(shù)器 異步3進(jìn)制加計(jì)數(shù)器以異步2位二進(jìn)制加計(jì)數(shù)器為基礎(chǔ)構(gòu)成。 要實(shí)現(xiàn)這一點(diǎn)，必須使用帶異步清零端的觸發(fā)器。計(jì)數(shù)脈沖Q1Q000010121031

5、14（再循環(huán)）00計(jì)數(shù)脈沖Q1Q00001012103（再循環(huán)）0026異步3進(jìn)制加計(jì)數(shù)器電路如下計(jì)數(shù)到11的瞬間就清零 11027異步3進(jìn)制加計(jì)數(shù)器輸出波形：28 2. 異步非二進(jìn)制計(jì)數(shù)器 構(gòu)成方式與上述3進(jìn)制計(jì)數(shù)器一樣，即采用“反饋清零”法。 如：異步6進(jìn)制加計(jì)數(shù)器電路可在3位2進(jìn)制加計(jì)數(shù)器電路基礎(chǔ)上實(shí)現(xiàn)。29異步6進(jìn)制加計(jì)數(shù)器電路計(jì)數(shù)到110的瞬間就清零 1100306.3 同步N進(jìn)制計(jì)數(shù)器主要內(nèi)容：同步2位二進(jìn)制加、減計(jì)數(shù)器電路同步3位二進(jìn)制加、減計(jì)數(shù)器電路同步n位二進(jìn)制計(jì)數(shù)器電路的構(gòu)成方式同步5進(jìn)制加計(jì)數(shù)器電路同步10進(jìn)制加法計(jì)數(shù)器電路316.3.1 同步n位二進(jìn)制計(jì)數(shù)器1.同步2位

6、二進(jìn)制計(jì)數(shù)器 32工作原理分析332.同步3位二進(jìn)制計(jì)數(shù)器 34353.同步n位二進(jìn)制計(jì)數(shù)器 計(jì)數(shù)器的構(gòu)成具有一定的規(guī)律，可歸納如下： （a）同步n位二進(jìn)制計(jì)數(shù)器由n個(gè)JK觸發(fā)器組成；（b）各個(gè)觸發(fā)器之間采用級聯(lián)方式，第一個(gè)觸發(fā)器的輸入信號J0K01，其它觸發(fā)器的輸入信號由計(jì)數(shù)方式?jīng)Q定。 36如果是加計(jì)數(shù)器則為：如果是減計(jì)數(shù)器則為：376.3.2 同步非二進(jìn)制計(jì)數(shù)器 同步非2n進(jìn)制計(jì)數(shù)器的電路構(gòu)成沒有規(guī)律可循，可采取“觀察”法，其具體構(gòu)成過程見書p15838 1.同步5進(jìn)制加法計(jì)數(shù)器 392.同步10進(jìn)制加計(jì)數(shù)器電路406.4 集成計(jì)數(shù)器主要內(nèi)容：同步二進(jìn)制加計(jì)數(shù)器74LS161的邏輯功能同步

7、十進(jìn)制加/減計(jì)數(shù)器74LS192的邏輯功能異步二進(jìn)制加法計(jì)數(shù)器74LS93的邏輯功能異步十進(jìn)制加法計(jì)數(shù)器74LS90的邏輯功能采用74LS161構(gòu)成小于16的任意進(jìn)制加計(jì)數(shù)器采用74LS90構(gòu)成小于10的任意進(jìn)制加計(jì)數(shù)器采用兩片74LS161構(gòu)成小于256的任意進(jìn)制加法計(jì)數(shù)器采用兩片74LS90構(gòu)成小于100的任意進(jìn)制加法計(jì)數(shù)器416.4.1 集成同步二進(jìn)制計(jì)數(shù)器 其產(chǎn)品多以四位二進(jìn)制即十六進(jìn)制為主，下面以典型產(chǎn)品 74LS161為例討論。 42 異步清零。當(dāng)CLR=0時(shí)，不管其它輸入信號的狀態(tài)如何，計(jì)數(shù)器輸出將立即被置零。43 同步置數(shù)。當(dāng)CLR=1（清零無效）、LD=0時(shí)，如果有一個(gè)時(shí)鐘脈

8、沖的上升沿到來，則計(jì)數(shù)器輸出端數(shù)據(jù)Q3Q0等于計(jì)數(shù)器的預(yù)置端數(shù)據(jù)D3D0。44數(shù)據(jù)保持。當(dāng)CLR=1、LD=1，且ETEP=0時(shí)，無論有沒有時(shí)鐘脈沖，計(jì)數(shù)器狀態(tài)將保持不變。45加法計(jì)數(shù)。當(dāng)CLR=1、LD=1（置數(shù)無效）且ET=EP=1時(shí)，每來一個(gè)時(shí)鐘脈沖上升沿，計(jì)數(shù)器按照4位二進(jìn)制碼進(jìn)行加法計(jì)數(shù)，計(jì)數(shù)變化范圍為00001111。該功能為它的最主要功能。進(jìn)位信號RCO=ETQ3Q2Q1Q0。46例6-4 用74LS161構(gòu)成十二進(jìn)制加法計(jì)數(shù)器。解：（1）反饋清零法47過渡狀態(tài)1100產(chǎn)生清零信號48（2）反饋置數(shù)法（假設(shè)置數(shù)0001）490 0 0 150減計(jì)數(shù)HHL加計(jì)數(shù)HHLDCBADCB

9、ALLLLLLHQDQCQBQADCBACPDCPULDRD輸 出預(yù)置數(shù)據(jù)輸入時(shí)鐘預(yù)置清零異步清零： 異步預(yù)置數(shù)： 課外：雙時(shí)鐘4位二進(jìn)制同步可逆計(jì)數(shù)器 74LS193 同步加計(jì)數(shù)： 同步減計(jì)數(shù)： RD=1 RD=0, LD=0 RD=0, LD=1,CPD=1 RD=0, LD=1,CPU=1 516.4.2 集成同步非二進(jìn)制計(jì)數(shù)器 其產(chǎn)品多以BCD碼為主，下面以典型產(chǎn)品 74LS192為例討論。 525374LS192具有以下功能：(1) CLR=1時(shí)異步清零，它為高電平有效。(2) CLR=0（異步清零無效）、LD=0時(shí)異步置數(shù)。(3) CLR=0，LD=1（異步置數(shù)無效）且減法時(shí)鐘CP

10、D=1時(shí)，則在加法時(shí)鐘CPU上升沿作用下，計(jì)數(shù)器按照8421BCD碼進(jìn)行遞增計(jì)數(shù)：00001001。 (4) CLR=0，LD=1且加法時(shí)鐘CPU1時(shí)，則在減法時(shí)鐘CPD上升沿作用下，按照8421BCD碼進(jìn)行遞減計(jì)數(shù)：10010000。(5) CLR=0，LD=1，且CPU1，CPD=1時(shí)，計(jì)數(shù)器輸出狀態(tài)保持不變。54例6-5 利用反饋置數(shù)法，用74LS192 構(gòu)成七進(jìn)制加法計(jì)數(shù)器。（要求采用預(yù)置數(shù)據(jù)輸入：0010。）解：74LS192在加計(jì)數(shù)模式下的狀態(tài)轉(zhuǎn)換圖如圖所示， 55566.4.3 集成異步二進(jìn)制計(jì)數(shù)器 集成異步二進(jìn)制計(jì)數(shù)器在基本異步計(jì)數(shù)器的基礎(chǔ)上增加了一些輔助電路，以擴(kuò)展其功能。典

11、型產(chǎn)品是74LS93。 57（1）觸發(fā)器A為獨(dú)立的1位二進(jìn)制計(jì)數(shù)器；（2）觸發(fā)器B、C、D三級為獨(dú)立的3位二進(jìn)制計(jì)數(shù)器（即八進(jìn)制）；（3）將兩者級聯(lián)可構(gòu)成4位二進(jìn)制計(jì)數(shù)器（即十六進(jìn)制）；58(4) 計(jì)數(shù)器為異步清零，R0(1)、R0(2)是清零輸入端，且高電平有效。 因此，74LS93實(shí)際上是一個(gè)二八十六進(jìn)制異步加法計(jì)數(shù)器，采用反饋清零法可構(gòu)成小于十六的任意進(jìn)制異步加法計(jì)數(shù)器。5960例6-6 74LS93的內(nèi)部電路如圖所示，采用下面兩種不同的級聯(lián)方式所構(gòu)成的計(jì)數(shù)器有何不同？（1）計(jì)數(shù)脈沖從CPA輸入，QA連接到CPB；（2）計(jì)數(shù)脈沖從CPB輸入，QD連接到CPA；61解：上述兩種級聯(lián)方式所構(gòu)

12、成的計(jì)數(shù)器都是4位二進(jìn)制計(jì)數(shù)器或十六進(jìn)制計(jì)數(shù)器。但計(jì)數(shù)器輸出狀態(tài)的高、低位構(gòu)成方式不同：對于級聯(lián)方式（1），二進(jìn)制計(jì)數(shù)器為低位，八進(jìn)制計(jì)數(shù)器為高位，其輸出狀態(tài)為QDQCQBQA；對于級聯(lián)方式（2），八進(jìn)制計(jì)數(shù)器為低位，二進(jìn)制計(jì)數(shù)器為高位，其輸出狀態(tài)為QAQDQCQB；626.4.4 集成異步非二進(jìn)制計(jì)數(shù)器 其典型產(chǎn)品是74LS90（或74LS290，兩者的邏輯功能相同，但引腳圖不同），它的內(nèi)部電路及引腳圖如圖所示。 6364從圖中可以看出：（1）觸發(fā)器A為獨(dú)立的1位二進(jìn)制計(jì)數(shù)器。（2）觸發(fā)器B、C、D三級為獨(dú)立的3位五進(jìn)制計(jì)數(shù)器，其計(jì)數(shù)狀態(tài)范圍為000100。65（3）將二進(jìn)制和五進(jìn)制計(jì)數(shù)器級

13、聯(lián)可構(gòu)成十進(jìn)制計(jì)數(shù)器： 如果將QA與CPB相連，CPA作為計(jì)數(shù)脈沖輸入端，如圖（a）所示，則計(jì)數(shù)器的輸出端QD QC QB QA為8421BCD碼十進(jìn)制計(jì)數(shù)器。 66工作原理分析67如果將QD與CPA相連，CPB作計(jì)數(shù)脈沖輸入端，如圖（b）所示，則輸出端QA QD QC QB為5421BCD碼十進(jìn)制計(jì)數(shù)器。68工作原理分析6974LS90具有以下功能：（1）異步清零。（2）異步置9。（3）正常計(jì)數(shù)。（4）保持不變。70例6-7 分別采用反饋清零法和反饋置9法，用74LS90構(gòu)成8421BCD碼的8進(jìn)制加法計(jì)數(shù)器。解：（1）采用反饋清零法。71（2）采用反饋置9法。首先連接成8421BCD碼十進(jìn)

14、制計(jì)數(shù)器，然后在此基礎(chǔ)上采用反饋置9法。8進(jìn)制加法計(jì)數(shù)器的計(jì)數(shù)狀態(tài)為1001、00000110，其狀態(tài)轉(zhuǎn)換圖如圖（a）所示。 7273練習(xí): 下圖是幾進(jìn)制計(jì)數(shù)器?答: 8進(jìn)制QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPACP74LS901000為過渡狀態(tài)，故輸出端狀態(tài)的變化范圍:0000011174練習(xí): 下圖是幾進(jìn)制計(jì)數(shù)器?答: 7進(jìn)制QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPACP74LS90&75練習(xí)：用一片74LS90設(shè)計(jì)九進(jìn)制計(jì)數(shù)器QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPACP74LS90

15、766.4.5 集成計(jì)數(shù)器的擴(kuò)展 將兩片計(jì)數(shù)器（分別為模n和模m）相串接，可擴(kuò)展為N = nm 的計(jì)數(shù)器。在此基礎(chǔ)上再利用前面介紹的反饋清零或反饋置數(shù)的方法，可構(gòu)成小于N = nm 的任意進(jìn)制計(jì)數(shù)器。 例6-8 用兩片74LS161構(gòu)成 256進(jìn)制加法計(jì)數(shù)器。 解：74LS161有專門的進(jìn)位信號RCO，每片接成十六進(jìn)制，兩片之間串接方式有兩種： 77兩片之間串接方式78 注意：如果直接將低位片的進(jìn)位信號RCO作為高位片的時(shí)鐘脈沖，則當(dāng)?shù)?5個(gè)計(jì)數(shù)脈沖到來后，低位片輸出狀態(tài)將變成1111，使其RCO由0變?yōu)?，高位片就開始計(jì)數(shù)一次。這時(shí)，雖然仍是256進(jìn)制計(jì)數(shù)器，但計(jì)數(shù)狀態(tài)順序發(fā)生了變化。下面的

16、時(shí)序波形圖清楚地說明了這一點(diǎn)。 79例6-9 用兩片74LS161構(gòu)成204進(jìn)制加法計(jì)數(shù)器。解：首先將兩片74LS161串接構(gòu)成256進(jìn)制加法計(jì)數(shù)器，然后在此基礎(chǔ)上采用“整體反饋清零”或“整體反饋置數(shù)”方法構(gòu)成小于256的任意進(jìn)制加法計(jì)數(shù)器。 80圖6-45 例6-9：60進(jìn)制加法計(jì)數(shù)器 81 例6-10 用兩片74LS90構(gòu)成8421BCD碼的60進(jìn)制加法計(jì)數(shù)器。 解：首先將每片74LS90連接成8421BCD碼的10進(jìn)制計(jì)數(shù)器，然后將低位片的進(jìn)位信號QD送給高位片的CPA，從而串接成100進(jìn)制計(jì)數(shù)器。 在此基礎(chǔ)上，采用“整體反饋清零”或“整體反饋置數(shù)”方法構(gòu)成小于100的任意進(jìn)制計(jì)數(shù)器。 82QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPACP74LS90QD QC QB QAS9(1)S9(2)R0(1)R0(2)CPB CPACP74LS90用2片74LS90組成100進(jìn)制計(jì)數(shù)器100進(jìn)制計(jì)