FPGACPLD基本結構及原理.課件

1、第二講FPGA/CPLD基本結構及原理信息與通信學院：謝躍雷第1頁，共40頁。7/29/20221 從電路設計者來說，可將設計好的電路“寫入”芯片(PLD母片），使之成為專用集成電路；有些PLD可以多次“編程（邏輯重構）”，這就特別適合新產(chǎn)品試制或小批量生產(chǎn)。PLD的編程技術有下列幾種工藝。一、PLD的編程技術如何“編程”？第2頁，共40頁。7/29/20222 熔絲編程技術是用熔絲作為開關元件，這些開關元件平時（在未編程時）處于連通狀態(tài)，加電編程時，在不需要連接處將熔絲熔斷，保留在器件內的熔絲模式?jīng)Q定相應器件的邏輯功能。 反熔絲編程技術也稱熔通編程技術，這類器件是用逆熔絲作為開關元件。這些開

2、關元件在未編程時處于開路狀態(tài)，編程時，在需要連接處的逆熔絲開關元件兩端加上編程電壓，逆熔絲將由高阻抗變?yōu)榈妥杩梗瑢崿F(xiàn)兩點間的連接，編程后器件內的反熔絲模式?jīng)Q定了相應器件的邏輯功能。（1）熔絲(Fuse)和反熔絲(Anti-fuse)編程技術第3頁，共40頁。7/29/20223熔絲結構第4頁，共40頁。7/29/20224反熔絲結構示意Actel的FPGA器件體積小，集成度高，速度高，易加密，抗干擾，耐高溫只能一次編程，在設計初期階段不靈活第5頁，共40頁。7/29/20225（2）浮柵型電可寫紫外線擦除編程技術 浮柵管相當于一個電子開關，如N溝浮柵管，當浮柵中沒有注入電子時，浮柵管導通；當浮

3、柵中注入電子后，浮柵管截止。浮柵管的浮柵在原始狀態(tài)沒有電子，如果把源極和襯底接地，且在源-漏極間加電壓脈沖產(chǎn)生足夠強的電場，使電子加速躍入浮柵中，則使浮柵帶上負電荷，電壓脈沖消除后，浮柵上的電子可以長期保留；當浮柵管受到紫外光照射時，浮柵上的電子將流向襯底，擦除所記憶的信息，而為重新編程做好準備。第6頁，共40頁。7/29/20226浮柵型紫外線擦除熔絲結構早期PROM器件采用此工藝可反復編程不用每次上電重新下載，但相對速度慢，功耗較大第7頁，共40頁。7/29/20227（3）浮柵型電可寫電擦除編程技（E2PROM） 此類器件在CMOS管的浮柵與漏極間有一薄氧化層區(qū)，其厚度為10m15m，可

4、產(chǎn)生隧道效應。編程（寫入）時，漏極接地，柵極加20V的脈沖電壓，襯底中的電子將通過隧道效應進入浮柵，浮柵管正常工作時處于截止狀態(tài)，脈沖消除后，浮柵上的電子可以長期保留；若將其控制柵極接地，漏極加20V的脈沖電壓，浮柵上的電子又將通過隧道效應返回襯底，則使該管正常工作時處于導通狀態(tài)，達到對該管擦除的目的。編程和擦除都是通過在漏極和控制柵極上加入一定幅度和極性的電脈沖來實現(xiàn)，可由用戶在“現(xiàn)場”用編程器來完成。 第8頁，共40頁。7/29/20228浮柵型電可擦除熔絲結構大多數(shù)CPLD器件采用此工藝可反復編程不用每次上電重新下載，但相對速度慢，功耗較大第9頁，共40頁。7/29/20229（4）SR

5、AM編程技術 與浮柵型熔絲結構基本相同。SRAM編程技術是在FPGA器件中采用的主要編程工藝之一。SRAM型的FPGA是易失性的，斷電后其內部編程數(shù)據(jù)（構造代碼）將丟失，需在外部配接ROM存放FPGA的編程數(shù)據(jù)?？煞磸途幊?，實現(xiàn)系統(tǒng)功能的動態(tài)重構每次上電需重新下載，實際應用時需外掛EEPROM用于保存程序第10頁，共40頁。7/29/202210二、復雜可編程邏輯器件（CPLD）的基本原理 現(xiàn)在一般把所有超過某一集成度（如1000門以上）的PLD器件都稱為CPLD。 CPLD由可編程邏輯的功能塊圍繞一個可編程互連矩陣構成。由固定長度的金屬線實現(xiàn)邏輯單元之間的互連，并增加了I/O控制模塊的數(shù)量和

6、功能?？梢园袰PLD的基本結構看成由可編程邏輯陣列（LAB）、可編程I/O控制模塊和可編程內部連線（PIA）等三部分組成。 第11頁，共40頁。7/29/202211LABLABLABLABLABLABLABLABLABLABLABLABLABLABLABLABI/O控制模塊PIAMAX7123的結構第12頁，共40頁。7/29/2022121可編程邏輯陣列（LAB） 可編程邏輯陣列又若干個可編程邏輯宏單元（Logic Macro Cell，LMC）組成， LMC內部主要包括與陣列、或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨立地配置為時序或組合工作方式。第13頁，共40頁。7/29/2022

7、13宏單元結構圖第14頁，共40頁。7/29/202214CPLD中與、或門的表示方法ABCDP(乘積項)ACDP=ACDABCDF（或項）F=A+B+DABD第15頁，共40頁。7/29/202215（1）乘積項共享結構 在CPLD的宏單元中，如果輸出表達式的與項較多，對應的或門輸入端不夠用時，可以借助可編程開關將同一單元（或其他單元）中的其他或門與之聯(lián)合起來使用，或者在每個宏單元中提供未使用的乘積項給其他宏單元使用。第16頁，共40頁。7/29/202216EPM7128E乘積項擴展和并聯(lián)擴展項的結構圖 第17頁，共40頁。7/29/202217（2）多觸發(fā)器結構 早期可編程器件的每個輸出

8、宏單元（OLMC）只有一個觸發(fā)器，而CPLD的宏單元內通常含兩個或兩個以上的觸發(fā)器，其中只有一個觸發(fā)器與輸出端相連，其余觸發(fā)器的輸出不與輸出端相連，但可以通過相應的緩沖電路反饋到與陣列，從而與其他觸發(fā)器一起構成較復雜的時序電路。這些不與輸出端相連的內部觸發(fā)器就稱為“隱埋”觸發(fā)器。這種結構可以不增加引腳數(shù)目，而增加其內部資源。第18頁，共40頁。7/29/202218 （3）異步時鐘 早期可編程器件只能實現(xiàn)同步時序電路，在CPLD器件中各觸發(fā)器的時鐘可以異步工作，有些器件中觸發(fā)器的時鐘還可以通過數(shù)據(jù)選擇器或時鐘網(wǎng)絡進行選擇。此外，OLMC內觸發(fā)器的異步清零和異步置位也可以用乘積項進行控制，因而使

9、用更加靈活。第19頁，共40頁。7/29/2022192可編程I/O單元（IOC） CPLD的I/O單元（Input/Output Cell，IOC），是內部信號到I/O引腳的接口部分。根據(jù)器件和功能的不同，各種器件的結構也不相同。由于陣列型器件通常只有少數(shù)幾個專用輸入端，大部分端口均為I/O端，而且系統(tǒng)的輸入信號通常需要鎖存。因此I/O常作為一個獨立單元來處理。第20頁，共40頁。7/29/202220 3可編程內部連線（PIA） 可編程內部連線的作用是在各邏輯宏單元之間以及邏輯宏單元和I/O單元之間提供互連網(wǎng)絡。各邏輯宏單元通過可編程連線陣列接收來自輸入端的信號，并將宏單元的信號送目的地。

10、這種互連機制有很大的靈活性，它允許在不影響引腳分配的情況下改變內部的設計。第21頁，共40頁。7/29/202221三、現(xiàn)場可編程門陣列（FPGA）的基本原理 FPGA出現(xiàn)在20世紀80年代中期，與陣列型PLD有所不同，F(xiàn)PGA由許多獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接起來實現(xiàn)不同的設計。FPGA具有更高的集成度、更強的邏輯實現(xiàn)能力和更好的設計靈活性。 FPGA器件具有高密度、高速率、系列化、標準化、小型化、多功能、低功耗、低成本，設計靈活方便，可無限次反復編程，并可現(xiàn)場模擬調試驗證等特點。第22頁，共40頁。7/29/202222 FPGA由可編程邏輯塊（CLB）、輸入/

11、輸出模塊（IOB）及可編程互連資源（PIR）等三種可編程電路和一個SRAM結構的配置存儲單元組成。CLB是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則地排列成一個陣列，散布于整個芯片中；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部引腳的接口，它通常排列在芯片的四周；可編程互連資源（IR）包括各種長度的連線線段和一些可編程連接開關，它們將各個CLB之間或CLB與IOB之間以及IOB之間連接起來，構成特定功能的電路。第23頁，共40頁。7/29/202223FPGA的基本結構圖第24頁，共40頁。7/29/2022241可編程邏輯塊（CLB） CLB主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電

12、路組成。邏輯函數(shù)發(fā)生器主要由查找表LUT(look up table)構成函數(shù)發(fā)生器基于查找表單元：第25頁，共40頁。7/29/202225 3可編程互連資源（PIR） PIR由許多金屬線段構成，這些金屬線段帶有可編程開關，通過自動布線實現(xiàn)各種電路的連接。實現(xiàn)FPGA內部的CLB和CLB之間、CLB和IOB之間的連接。 XC4000系列采用分段互連資源結構，按相對長度可分為單長線、雙長線和長線等三種。2輸入/輸出模塊（IOB） IOB主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。第26頁，共40頁。7/29/

13、202226四、CPLD與FPGA的區(qū)別CPLDFPGA內部結構ProducttermLookup Table程序存儲內部EEPROMSRAM，外掛EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成控制邏輯能完成比較復雜的算法速度慢快其他資源EAB，鎖相環(huán)保密性可加密一般不能保密第27頁，共40頁。7/29/202227FPGA采用SRAM進行功能配置，可重復編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在FPGA外加EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入SRAM中。CPLD器件一般采用EEPROM存儲技術，可重復編程，并且系統(tǒng)掉電后，EEPROM

14、中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。FPGA器件含有豐富的觸發(fā)器資源，易于實現(xiàn)時序邏輯，如果要求實現(xiàn)較復雜的組合電路則需要幾個CLB結合起來實現(xiàn)。CPLD的與或陣列結構，使其適于實現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。第28頁，共40頁。7/29/202228FPGA為細粒度結構，CPLD為粗粒度結構。FPGA內部有豐富連線資源，CLB分塊較小，芯片的利用率較高。CPLD的宏單元的與或陣列較大，通常不能完全被應用，且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了器件的靈活布線，因此CPLD利用率較FPGA器件低。FPGA為非連續(xù)式布線，CPLD為連續(xù)式布線。FPGA器件在每次編程時實

15、現(xiàn)的邏輯功能一樣，但走的路線不同，因此延時不易控制，要求開發(fā)軟件允許工程師對關鍵的路線給予限制。CPLD每次布線路徑一樣，CPLD的連續(xù)式互連結構利用具有同樣長度的一些金屬線實現(xiàn)邏輯單元之間的互連。連續(xù)式互連結構消除了分段式互連結構在定時上的差異，并在邏輯單元之間提供快速且具有固定延時的通路。CPLD的延時較小。第29頁，共40頁。7/29/202229五、大的PLD生產(chǎn)廠家最大的PLD供應商之一FPGA的發(fā)明者，最大的PLD供應商之一ISP技術的發(fā)明者提供軍品及宇航級產(chǎn)品第30頁，共40頁。7/29/202230Altera 主流芯片1. 主流CPLD產(chǎn)品： MAXII：新一代PLD器件,0

16、.18um falsh工藝,2004年底推出,采用FPGA結構,配置芯片集成在內部,和普通PLD一樣上電即可工作。容量比上一代大大增加,內部集成一片8Kbits串行EEPROM,增加很多功能。MAXII采用2.5v或者3.3v內核電壓,MAXII G系列采用1.8v內核電壓。早期的CPLD芯片主要有MAX3000、MAX7000系列。MAX II 器件家族FeatureEPM240/GEPM570/GEPM1270/GEPM2210/G邏輯單元 (LE)2405701,2702,210等效宏單元（Macrocell）1924409801,700最大用戶IO80160212272內置Flash大

17、小(bit)8K8K8K8K管腳到管腳延時(ns)3.6-4.53.6-5.53.6-6.03.6-6.5第31頁，共40頁。7/29/2022312.主流FPGA產(chǎn)品Altera的主流FPGA分為兩大類,一種側重低成本應用,容量中等,性能可以滿足一般的邏輯設計要求,如Cyclone,CycloneII;還有一種側重于高性能應用,容量大,性能能滿足各類高端應用,如Startix,StratixII等,用戶可以根據(jù)自己實際應用要求進行選擇。 在性能可以滿足的情況下,優(yōu)先選擇低成本器件。Cyclone（颶風）：Altera中等規(guī)模FPGA,2003年推出,0.13um工藝,1.5v內核供電,與St

18、ratix結構類似,是一種低成本FPGA系列 ,是目前主流產(chǎn)品,其配置芯片也改用全新的產(chǎn)品。 型號（1.5V）邏輯單元鎖相環(huán)M4K RAM 塊備 注EP1C32,910113每塊RAM為4Kbit,可以另加1位奇偶校驗位EP1C44,000217EP1C65,980220EP1C1212,060252EP1C2020,060264第32頁，共40頁。7/29/202232CycloneII：Cyclone的下一代產(chǎn)品,2005年開始推出,90nm工藝,1.2v內核供電,屬于低成本FPGA,性能和Cyclone相當,提供了硬件乘法器單元 Cyclone II 系列概覽特 性 EP2C5 EP2C

19、8 EP2C20 EP2C35 EP2C50 EP2C70邏輯單元（ LE ） 4,608 8,256 18,752 33,216 50,528 68,416 M4K RAM 塊 26 36 52 105 129 250 RAM 總量 119,808 165,888 239,616 483,840 594,432 1,152,000 嵌入式1818乘法器 13 18 26 35 86 150 鎖相環(huán)（PLL） 2 2 4 4 4 4 最大可用I/O管腳 142 182 315 475 450 622 第33頁，共40頁。7/29/202233Stratix ：altera大規(guī)模高端FPGA,2

20、002年中期推出,0.13um工藝,1.5v內核供電。集成硬件乘加器,芯片內部結構比Altera以前的產(chǎn)品有很大變化。 1.5v邏輯單元 LE512bit RAM塊4Kbit RAM塊512K MegaRAM塊DSP塊備注EP1S1010570946016每個DSP塊可實現(xiàn)4個9x9乘法/累加器RAM塊可以另加奇偶校驗位EP1S201846019482210EP1S2525660224138210EP1S3032470295171412EP1S4041250384183414EP1S6057120574292618EP1S8079040767364922EP1S1201141401118520

21、1228第34頁，共40頁。7/29/202234StratixII: Stratix的下一代產(chǎn)品,2004年中期推出,90um工藝,1.2v內核供電,大容量高性能FPGA Stratix II 系列概覽功能 EP2S15 EP2S30 EP2S60 EP2S90 EP2S130 EP2S180 自適應邏輯模塊（ALM） 6,240 13,552 24,176 36,384 53,016 71,760 等效邏輯單元 （LE） 15,600 33,880 60,440 90,960 132,540 179,400 M512 RAM 塊 (512 bits) 104 202 329 488 699

22、 930 M4K RAM 塊 (4 Kbits）78 144 255 408 609 768 M-RAM 塊(512 K）0 1 2 4 6 9 總共 RAM bits419,328 1,369,728 2,544,192 4,520,448 6,747,840 9,383,040 DSP塊（每個DSP包含4個18x18乘法器）12 16 36 48 63 96 鎖相環(huán)（PLL） 6 6 12 12 12 12 最大可用I/O管腳 358 542 702 886 1,110 1,158 第35頁，共40頁。7/29/202235Xilinx 主流芯片1. 主流CPLD產(chǎn)品：XC9500 Fla

23、sh工藝PLD,常見型號有XC9536，XC9572，XC95144等。型號后兩位表示宏單元數(shù)量。 5v3.3v2.5v宏單元XC9536XC9536XLXC9536XV36XC9572XC9572XLXC9572XV72XC95108XC95108XLXC95108XV108XC95144XC95144XLXC95144XV144XC95288XC95288XLXC95288XV288CoolRunner-II： 1.8v低功耗PLD產(chǎn)品， 簡評：靜態(tài)功耗很低，性能指標優(yōu)于XC9500，主要用于用于電池供電系統(tǒng)，但使用者還不是非常廣泛1.8v宏單元備 注XC2C3232XC2C6464XC2

24、C128128XC2C256256XC2C384384XC2C512512第36頁，共40頁。7/29/2022362.主流FPGA產(chǎn)品Xilinx的主流FPGA分為兩大類，一種側重低成本應用，容量中等，性能可以滿足一般的邏輯設計要求，如Spartan系列；還有一種側重于高性能應用，容量大，性能能滿足各類高端應用，如Virtex系列，用戶可以根據(jù)自己實際應用要求進行選擇。 在性能可以滿足的情況下，優(yōu)先選擇低成本器件。Spartan-3/3L: 新一代FPGA產(chǎn)品，結構與VirtexII類似，全球第一款90nm工藝FPGA，1.2v內核，于2003年開始陸續(xù)推出。 簡評：成本低廉，總體性能指標不

25、是很優(yōu)秀，適合低成本應用場合，是Xilinx未來幾年在低端FPGA市場上的主要產(chǎn)品1.2vSlices18x18乘法器RAM塊備 注XC3S5076844每個RAM塊容量是18KbitXC3S20019201212XC3S40035841616XC3S100076802424XC3S1500133123232XC3S2000204804040XC3S4000276489696XC3S500033280104104第37頁，共40頁。7/29/202237Spartan-3E：xilinx最新推出的低成本FPGA，基于Spartan-3/3L，對性能和成本進一步優(yōu)化 器 件XC 3S100E XC 3S250E XC 3S500E XC 3S1200E XC 3S1600E Logic Cells 2,160 5,508 10,476 19,512 33,192 18x18 Multipliers 4 12 20 28 36 Block RAM Bits 72K 216K 36