集成電路設(shè)計(jì)基礎(chǔ)：10 Mos7

1、5-6 VLSI設(shè)計(jì)過程簡(jiǎn)介IC設(shè)計(jì)是根據(jù)電路指標(biāo)，首先設(shè)計(jì)出在集成電路工藝中可以實(shí)現(xiàn)的電路，再根據(jù)有關(guān)的設(shè)計(jì)規(guī)則，將電路圖轉(zhuǎn)變成一張硅平面工藝的復(fù)合圖，即總版圖，進(jìn)而制出一套硅表面上各道工序的光刻掩膜版。利用這套掩膜版，按一定的工藝流程進(jìn)行生產(chǎn)，就可以做出符合原設(shè)計(jì)指標(biāo)的集成電路。IC設(shè)計(jì)的目標(biāo)是設(shè)計(jì)出用最低成本就可實(shí)現(xiàn)預(yù)定指標(biāo)的IC，這就要求設(shè)計(jì)者具有線路、工藝、設(shè)計(jì)甚至經(jīng)濟(jì)管理方面的知識(shí)。 一、VLSI從設(shè)計(jì)到制造，需要經(jīng)過若干步驟，簡(jiǎn)要將其概括如下：1、系統(tǒng)規(guī)范化說明（System Specification） 包括系統(tǒng)功能、性能、物理尺寸、設(shè)計(jì)模式、制造工藝、設(shè)計(jì)周期、設(shè)計(jì)費(fèi)用等等。

2、2、功能設(shè)計(jì)（Function Design） 將系統(tǒng)功能的實(shí)現(xiàn)方案設(shè)計(jì)出來。通常是給出系統(tǒng)的時(shí)序圖及各子模塊之間的數(shù)據(jù)流圖。 3、邏輯設(shè)計(jì)（Logic Design） 這一步是將系統(tǒng)功能結(jié)構(gòu)化。通常以文本、原理圖、邏輯圖表示設(shè)計(jì)結(jié)果，有時(shí)也采用布爾表達(dá)式來表示設(shè)計(jì)結(jié)果。4、電路設(shè)計(jì)（Circuit Design） 電路設(shè)計(jì)是將邏輯設(shè)計(jì)表達(dá)式轉(zhuǎn)換成電路實(shí)現(xiàn)。5、物理設(shè)計(jì)（Physical Design or Layout Design） 物理設(shè)計(jì)或稱版圖設(shè)計(jì)是VLSI設(shè)計(jì)中最費(fèi)時(shí)的一步。它要將電路設(shè)計(jì)中的每一個(gè)元器件，包括晶體管、電阻、電容、電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版

3、圖信息。6、設(shè)計(jì)驗(yàn)證（Design Verification） 在版圖設(shè)計(jì)完成以后，非常重要的一步工作是版圖驗(yàn)證。主要包括：設(shè)計(jì)規(guī)則檢查（DRC）、版圖的電路提取（NE）、電學(xué)規(guī)則檢查（ERC）和寄生參數(shù)提取（PE）。 二、VLSI設(shè)計(jì)中的問題1、成本問題 VLSI的成本包括：設(shè)計(jì)費(fèi)用、制造費(fèi)用及此過程中工程師的工資。2、設(shè)計(jì)正確性要求 設(shè)計(jì)的正確性是IC設(shè)計(jì)中最基本的要求。IC設(shè)計(jì)一旦完成并送交制造廠生產(chǎn)后，再發(fā)現(xiàn)有錯(cuò)誤，就需要重新制版、重新流片，這會(huì)造成巨大的損失。因此，要保證100的設(shè)計(jì)正確性。3、設(shè)計(jì)過程的計(jì)算機(jī)輔助設(shè)計(jì) 計(jì)算機(jī)在集成電路設(shè)計(jì)中的作用是不可取代的。如果說集成電路在最初發(fā)

4、展階段可以用手工進(jìn)行設(shè)計(jì)的話，那么，如今集成電路設(shè)計(jì)離開計(jì)算機(jī)的輔助設(shè)計(jì)是無法實(shí)現(xiàn)的。 目前，計(jì)算機(jī)輔助設(shè)計(jì)軟件及工具幾乎滲透了VLSI設(shè)計(jì)的各個(gè)步驟中：工藝模擬、器件模擬、電路分析、邏輯驗(yàn)證、版圖驗(yàn)證及參數(shù)提取、布圖工具、綜合工具、封裝工具.。Intel Pentium (IV) microprocessor 4、VLSI設(shè)計(jì)的可測(cè)試性問題 測(cè)試在VLSI設(shè)計(jì)中是一個(gè)十分重要的課題。測(cè)試的意義在于檢查電路是否能按設(shè)計(jì)要求正常工作。隨著VLSI功能的日趨復(fù)雜，測(cè)試費(fèi)用所占的比例明顯增大，雖然芯片測(cè)試是在VLSI生產(chǎn)過程當(dāng)中進(jìn)行的，但是為了減小測(cè)試所需要的資源，往往在電路設(shè)計(jì)階段就要考慮其可測(cè)試

5、性的問題，增強(qiáng)測(cè)試的簡(jiǎn)易性。具體做法是在已有的邏輯設(shè)計(jì)基礎(chǔ)上添加一些專門用于測(cè)試的輔助電路。 三、 VLSI的設(shè)計(jì)方法 VLSI設(shè)計(jì)方法學(xué)旨在人工干預(yù)設(shè)計(jì)與CAD工具之間的交互過程中取得盡可能高的設(shè)計(jì)效率。1、VLSI設(shè)計(jì)的一般形式 層次式設(shè)計(jì)是VLSI設(shè)計(jì)中最廣泛使用的方法，它可以簡(jiǎn)化VLSI設(shè)計(jì)的復(fù)雜性。層次式設(shè)計(jì)方法分為自頂向下和自底向上兩種方法。 層次化設(shè)計(jì)分為三個(gè)域：行為域、結(jié)構(gòu)域和幾何域。2、IC層次式設(shè)計(jì)方法以全定制自頂向下的設(shè)計(jì)方法為例： 系統(tǒng)級(jí)、功能級(jí)、寄存器傳輸級(jí)、門級(jí)、電路級(jí)、版圖級(jí)（物理級(jí)）。1）系統(tǒng)級(jí)是對(duì)整個(gè)設(shè)計(jì)的詳細(xì)描述，給出輸入與輸出的關(guān)系，各控制端口的功能，時(shí)鐘

6、的要求（如采用同步還是非同步）以及電源電壓的數(shù)值，在此基礎(chǔ)上給出芯片面積和制造成本的估算或允許的上限。2）功能級(jí)：它是將上一層設(shè)計(jì)加以具體化，通常用HDL（hardware description language）寫出描述文件，包括流程圖（flow chart）或算法（algorithm）；同時(shí)設(shè)計(jì)出一個(gè)包含各種功能塊（functional block）如存貯器、控制單元、運(yùn)算單元、數(shù)據(jù)通道和邏輯單元的功能框圖（block diagram），各功能塊之間的信號(hào)流必須精細(xì)地加以定義。通常在這一步要采用模擬軟件進(jìn)行功能模擬以確定其工作是否正確，若不能正確工作，要及時(shí)修改功能描述文件。也可以利用高

7、層次模擬軟件對(duì)不同的實(shí)現(xiàn)方案進(jìn)行比較。3）寄存器級(jí)：這一步是將功能框圖轉(zhuǎn)換為寄存器級(jí)的硬件圖，即轉(zhuǎn)換為我們所熟悉的加法器、譯碼器、計(jì)數(shù)器、寄存器等模塊。某些功能塊如組合邏輯和控制功能可以用布爾代數(shù)或卡諾圖進(jìn)行轉(zhuǎn)換。對(duì)于時(shí)序邏輯可以用狀態(tài)機(jī)方法進(jìn)行轉(zhuǎn)換。4）門級(jí)：寄存器的模塊用基本邏輯門和雙穩(wěn)態(tài)電路來構(gòu)成，但應(yīng)盡可能選擇那種晶體管數(shù)目最少的基本邏輯門和雙穩(wěn)態(tài)電路，或者采用規(guī)則的，可以重復(fù)的單元。對(duì)于NMOS和CMOS的邏輯設(shè)計(jì)，可以采用一些現(xiàn)成的、有效的電路，如全加器、“與或非”門等，而不必全用基本門來構(gòu)成。 5）電路級(jí)： 由于同一種邏輯可以由不同的電路形式來實(shí)現(xiàn)，因而電路設(shè)計(jì)的第一步是選擇合適

8、的電路形式，如選擇雙極型、還是MOS型，若選擇MOS型，還要進(jìn)一步確定是NMOS，還是CMOS型等等。第二步就是確定電路中各個(gè)元器件的電參數(shù)。對(duì)于數(shù)字電路的設(shè)計(jì)，最關(guān)心的是延遲特性和功率耗散。對(duì)MOS電路，負(fù)載是純電容，電路的開關(guān)速度取決于電容的充放電時(shí)間。增加MOSFET的溝道寬度會(huì)降低它的阻抗，取得較大的電流，從而加快開關(guān)速度，但同時(shí)也增加了本級(jí)的輸入電容，減慢了上一級(jí)門的速度，并且會(huì)使功耗增加，因而必須合理的選擇。在電路的設(shè)計(jì)過程中，要進(jìn)行充分的電路模擬，以決定電路的直流工作點(diǎn)，得到電流和電壓的波形圖，同時(shí)評(píng)估信號(hào)的延遲時(shí)間，以及上升和下降的時(shí)間等。6）版圖級(jí)：布圖規(guī)劃（floor-pl

9、an）：一個(gè)電路可能包括很多功能塊，把各個(gè)功能塊合理安放在芯片的相應(yīng)位置上，就是布圖規(guī)劃的任務(wù)。目標(biāo)是：充分利用芯片的面積以減少空余空間；盡量減小功能塊之間連線的長(zhǎng)度，使信號(hào)線能直接連接兩個(gè)相鄰的功能塊；在布圖規(guī)劃前，要先分析芯片中數(shù)據(jù)流的通路?？梢詫?shù)據(jù)通道和控制信號(hào)設(shè)計(jì)成互相垂直的，所有的連線直接連接到各功能塊的邊界，整個(gè)芯片外形設(shè)計(jì)成矩形。版圖設(shè)計(jì)：版圖設(shè)計(jì)包括單元設(shè)計(jì)、連線設(shè)計(jì)、電源線與地線的設(shè)計(jì)以及輸入輸出保護(hù)電路和壓焊塊的設(shè)計(jì)。單元設(shè)計(jì)時(shí)，首先要確定單元與外部連接線端口的位置，有時(shí)還可能要求有附加的連線穿過單元。再就是確定單元內(nèi)元件的尺寸，如溝道的長(zhǎng)度和寬度，接著，按照單元內(nèi)部各元

10、件連接要求和版圖設(shè)計(jì)規(guī)劃的要求畫出對(duì)應(yīng)的版圖。7）版圖驗(yàn)證：版圖設(shè)計(jì)完成后要經(jīng)過DRC（design rule check）以保證各層版圖都符合設(shè)計(jì)規(guī)則的要求，有的設(shè)計(jì)還要進(jìn)一步作版圖與電路圖一致性檢查L(zhǎng)VS（layout versus schematic）。它是通過版圖參數(shù)提取工具LPE（layout parameters extraction）來得到一個(gè)電路圖，將它與原來的電路圖相比較，以保證所得到的版圖與原要求的電路圖是一致的。設(shè)計(jì)的最后一次正確性檢查是在版圖設(shè)計(jì)完成以后再進(jìn)行后模擬（postsimulation），為此需將版圖中寄生參數(shù)和連線的電容電阻等設(shè)法提取出來，再輸入到模擬文件中

11、，以得到更為精確的延遲特性。如發(fā)現(xiàn)不符合要求，就要改變單元的位置，修改相應(yīng)連線的長(zhǎng)度，如有必要，甚至要返回到早期的邏輯設(shè)計(jì)層次來調(diào)整設(shè)計(jì)。最后的版圖可以轉(zhuǎn)換成EDIF格式（electronic design interchange format），用來直接生成工藝制造時(shí)所用的掩膜版。 8）測(cè)試向量生成： 設(shè)計(jì)者在設(shè)計(jì)過程中應(yīng)設(shè)法產(chǎn)生一有效的測(cè)試向量（test vector）。這里的向量指 一系列由1和0組成的序列碼。將測(cè)試向量通過探針加到芯片的輸入壓焊塊，然后從輸出壓焊塊處得到其結(jié)果，將此結(jié)果與預(yù)期的結(jié)果相比較，以檢查芯片的功能是否正確。若該測(cè)試向量可以檢查出芯片中所有的內(nèi)在故障（fault）

12、，則稱該測(cè)試向量的故障復(fù)蓋率（fault coverage）為100%。在一些CAD設(shè)計(jì)系統(tǒng)中可以自動(dòng)生成測(cè)試向量，當(dāng)然我們希望能自動(dòng)生成出故障復(fù)蓋率為100%的測(cè)試向量。目前對(duì)組合邏輯電路，這一要求已有可能滿足，但對(duì)于時(shí)序電路則遠(yuǎn)不能達(dá)到。 9）定制和半定制電路的設(shè)計(jì)對(duì)于定制和半定制電路設(shè)計(jì)而言，其設(shè)計(jì)前端與全定制設(shè)計(jì)的基本相同，但設(shè)計(jì)的后端有明顯的差異，在定制和半定制電路設(shè)計(jì)中，不再需要電路設(shè)計(jì)和單元的版圖設(shè)計(jì)這兩步。設(shè)計(jì)所需要的單元庫由制造商提供，設(shè)計(jì)者是在單元庫中選擇適當(dāng)?shù)膯卧獊順?gòu)成所需的邏輯。這實(shí)際上是一種自底向上的過程，因?yàn)樗怯扇舾蓚€(gè)小的單元（或較小的模塊）組成較大模塊的過程，稱

13、為綜合過程。有些CAD軟件公司也提供通用的單元庫，設(shè)計(jì)者可以利用這種單元庫來設(shè)計(jì)芯片 整體規(guī)范確定基本要求功能設(shè)計(jì)寄存器級(jí)設(shè)計(jì)邏輯設(shè)計(jì)電路設(shè)計(jì)單元版圖的設(shè)計(jì)和驗(yàn)證芯片版圖設(shè)計(jì)芯片版圖驗(yàn)證用于制版的輸出數(shù)據(jù)測(cè)試向量生成用于測(cè)試的輸出數(shù)據(jù)主要的設(shè)計(jì)決策收集有關(guān)資料電學(xué)參數(shù)設(shè)計(jì)規(guī)劃布圖規(guī)劃布圖規(guī)劃改進(jìn)全定制集成電路的設(shè)計(jì)流程基本要求整體規(guī)范確定功 能 設(shè) 計(jì)(模擬與劃分)寄存器級(jí)設(shè)計(jì)(對(duì)硬件的模擬和劃分)邏 輯 設(shè) 計(jì)(劃分單元和模擬)版 圖 設(shè) 計(jì)(布局與布線)用于制造的輸出數(shù)據(jù)測(cè)試向量生成(故障模擬與分析)版圖參數(shù)提取用于測(cè)試的輸出數(shù)據(jù)主要的設(shè)計(jì)決策收集有關(guān)資料單 元 庫芯片數(shù)據(jù)定制和半定制電路

14、的設(shè)計(jì)流程3、 VLSI設(shè)計(jì)描述 對(duì)于不同的設(shè)計(jì)層次，都需要用計(jì)算機(jī)來進(jìn)行輔助設(shè)計(jì)。因此，需要有一套計(jì)算機(jī)能處理的語言來描述設(shè)計(jì)結(jié)果和設(shè)計(jì)要求。VHDL(Very High-speed Integrated Circuit Hardware Description Language) 。 SPICE是一種用于電路分析的軟件工具，它本身規(guī)定了一套電路描述方法。DEF/LEF及YAL都是專門用于布圖設(shè)計(jì)的電路描述語言。CIF是一種幾何描述語言，它用來描述物理版圖，該語言是工業(yè)界的標(biāo)準(zhǔn)格式，它與另外的兩種版圖描述語言GDS2、EDIF之間可以相互轉(zhuǎn)換。5-7 人工版圖設(shè)計(jì)的一般過程 人工設(shè)計(jì)對(duì)EDA

15、來說，仍是最基本的，特別是需要人工干預(yù)時(shí)有重要的參考價(jià)值。一、準(zhǔn)備工作 1、深刻理解電路參數(shù)和電路結(jié)構(gòu)。要了解： A：各個(gè)元件在電路中的各種工作狀態(tài) B：元件的參數(shù)對(duì)元件狀態(tài)的影響，進(jìn)而對(duì)電路指標(biāo)的影響 C：元間的圖形，橫向及縱向尺寸對(duì)元件參數(shù)的影響 D：元件間的相互影響 這樣才能設(shè)計(jì)出好的版圖，才能根據(jù)試生產(chǎn)的結(jié)果，找到調(diào)整版圖的途徑。 2、了解工藝特點(diǎn)及工藝水平： 版圖設(shè)計(jì)以能在特定的生產(chǎn)線實(shí)現(xiàn)作為最起碼的條件。一個(gè)好的設(shè)計(jì)，應(yīng)可發(fā)揮出生產(chǎn)線的最大潛力，不僅能能夠達(dá)到電路的參數(shù)指標(biāo)，而且要有較高的成品率，使成本降低。所以，電路設(shè)計(jì)時(shí)就要求根據(jù)工藝確定電路結(jié)構(gòu)及選用的元件。版圖設(shè)計(jì)是更要把工

16、藝水平作為設(shè)計(jì)的基礎(chǔ)。 二、人工版圖設(shè)計(jì)的一般過程： 大致可分為邏輯級(jí)、門級(jí)、晶體管級(jí)、版圖級(jí)4個(gè)步驟。n+n+SGD+DEVICECIRCUITGATEMODULESYSTEM邏輯級(jí)門級(jí)晶體管級(jí)版圖級(jí)例子： Design a single bit full adder (FA) using 0.8 um CMOS Technology.Spec.: Td 1.2 nsTr, Tf 1.2 nsArea 1500 um2Pd 1mA 5V, 20MHzFAInput ai, bi, CiOutput Ci+1 Si2Ci+1 ADD Si = ai ADD bi ADD CiCi+1 = ai

17、bi + (ai bi)Ci= aibi + (ai+bi)CiSi = ai bi CiFull Adder (Logic Level)Gate LevelTransistor levelxyxyx = AB+BC+CAy = (A+B+C) x + ABCLayout level三、從晶體管級(jí)到版圖級(jí)的步驟1、在明確了電路指標(biāo)的情況下，估算出對(duì)各元件的要求 例如，一般電路設(shè)計(jì)只給出MOS管的寬長(zhǎng)比，L越小，跨導(dǎo)越大，飽和漏電流越大，輸入電容越小，速度越快，還可提高集成度。但L受漏源穿通電壓BVDSP的限制：2、根據(jù)生產(chǎn)線的情況確定版圖設(shè)計(jì)的基本尺寸和設(shè)計(jì)規(guī)則，代工時(shí)由代工廠提供。 基本尺寸

18、有： 1）掩模圖形最小線寬（尺寸）：主要由光刻水平?jīng)Q定，決定了版圖中最小圖形的寬度 2）掩模圖形最小間距：指在保證較高成品率的基礎(chǔ)上，相鄰圖形間所需要的最小間距。 最小間距主要由下列因素決定： A：掩膜對(duì)準(zhǔn)容差XMAT：指設(shè)計(jì)的圖形位置和實(shí)現(xiàn)后圖形位置之間的統(tǒng)計(jì)平均誤差 XMAT分為一次對(duì)準(zhǔn)容差XMAT1和二次對(duì)準(zhǔn)容差XMAT2 B：橫向擴(kuò)散0.8Xj ：結(jié)深的80 C：耗盡層寬度Wd：與工作電壓，襯底的電阻率及摻雜濃度有關(guān) D：最壞情況下的最小間距Gmin：額外加上的，一方面是“保險(xiǎn)系數(shù)“，一方面也包含了其他沒有考慮的因素 設(shè)計(jì)規(guī)則 IC設(shè)計(jì)與工藝制備之間的接口 制定目的：使芯片尺寸在盡可能

19、小的前提下，避免線條寬度的偏差和不同層版套準(zhǔn)偏差可能帶來的問題，盡可能地提高電路制備的成品率 什么是設(shè)計(jì)規(guī)則？考慮器件在正常工作的條件下，根據(jù)實(shí)際工藝水平(包括光刻特性、刻蝕能力、對(duì)準(zhǔn)容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。 我們總是希望基本尺寸越小越好，只有這樣，在相同的芯片面積上，才能集成更多的元件，或者說單元電路所占的面積將減小，這樣成品率將提高。但有時(shí)為了保證成品率，也會(huì)將基本尺寸放大一點(diǎn)。 3、設(shè)計(jì)電路中各元件的初步圖形和尺寸 設(shè)計(jì)完后用電腦或人工進(jìn)行核算，檢驗(yàn)初步設(shè)計(jì)的元件是否滿足電路指標(biāo)的要求。對(duì)MOS管主要核算漏源擊穿電壓、最高工作頻率等；對(duì)電阻主要是阻值及誤差范圍；對(duì)電容主要是容量及擊穿電壓。核算的依據(jù)是使用條件（電流、電壓）及工藝參數(shù)（如雜質(zhì)分布、外延層的厚度、閾值電壓、結(jié)深、薄層電阻、氧化層厚度等）。4、排版與布線： 主要是確定芯片上元件的相互位置及引線孔的位置，使元件間實(shí)現(xiàn)無交叉互連。隨著集成度的提高，互連線越來越復(fù)雜，往往