集成電路方向?qū)W員常見技術(shù)問題解答

1、Q1： FPGA與ASIC的概念及有什么區(qū)別？FPGA (Field Programmable Gate Array)是現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、PLD 等可編程器件的基礎(chǔ)上發(fā)展的產(chǎn)物，它是作為專用集成電路領(lǐng)域中的一種產(chǎn)定制電路而 出現(xiàn)的，優(yōu)點(diǎn)是可編程、使用靈活，成本低，設(shè)計(jì)周期短；缺點(diǎn)是時(shí)鐘速度和規(guī)模受到 限制。ASIC: (Application Specific Integrated Circuit)專用集成電路，是指應(yīng)特定用戶 要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的專用集成電路。特點(diǎn)是面向特定的用戶的需 求、品種多、體積小、功耗低、性能高、缺點(diǎn)是設(shè)計(jì)周期長(zhǎng)、成本高。Q2：

2、什么是窄溝道效應(yīng)？窄溝道效應(yīng)(narrow channel effect)：當(dāng)金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET) 的溝道寬度窄到可與源和漏的耗盡層寬度相比擬時(shí)，器件將發(fā)生偏離寬溝道的行為，這 種由窄溝道寬度引起的對(duì)器件性能的影響稱為窄溝道效應(yīng)。溝道寬度變窄導(dǎo)致閾值電壓 增加，是窄溝道效應(yīng)的重要方面，這與襯底中耗盡區(qū)沿溝道寬度的橫向擴(kuò)展有關(guān)。溝道 變窄使閾值電壓增加與溝道長(zhǎng)度變短使閾值電壓減小的特性正好相反，因此在既是短溝 又是窄溝的小尺寸MOSFET中這兩種相反的閾值電壓特性使閾值電壓趨于保持不變或僅 有極小的變化。Q3： Latch 和 Filp-flop 的異同？Latch與

3、DFF都是時(shí)序邏輯。輸出不但同當(dāng)前的輸入相關(guān)，還同上一時(shí)間的輸出相關(guān)。 區(qū)別是：Latch同所有的輸入信號(hào)相關(guān)，當(dāng)輸入信號(hào)變化時(shí)，Latch就變化，沒有時(shí)鐘端。Flip-flop受時(shí)鐘控制，只有在時(shí)鐘觸發(fā)時(shí)才采樣當(dāng)前的輸入產(chǎn)生的輸出。Q4：試畫出兩輸入的電流鏡差分電路Q5：鎖相環(huán)有哪幾部分組成?鎖相環(huán)是一個(gè)相位負(fù)反饋控制系統(tǒng)。它由鑒相器、環(huán)路濾波器和電壓控制振蕩器三個(gè)基本部 件組成?；驹硎抢孟辔徽`差去消除頻率誤差，所以當(dāng)電路達(dá)到平衡狀態(tài)時(shí)，雖然會(huì)有 剩余相位誤差存在，但頻率誤差可以降低到零，從而實(shí)現(xiàn)無(wú)頻率誤差的頻率跟蹤和相位跟蹤。 鎖相環(huán)對(duì)噪聲還有良好的過濾作用。鎖相環(huán)具有優(yōu)良的性能，主

4、要包括鎖定時(shí)無(wú)頻差、良好 的窄帶跟蹤特性、良好的調(diào)制跟蹤特性、門限效應(yīng)、易于集成化等，因此被廣泛應(yīng)用于通信、 雷達(dá)、制導(dǎo)、導(dǎo)航、儀器表和電機(jī)控制等領(lǐng)域。Q6：半導(dǎo)體工藝中，摻雜有哪幾種方式？常見的摻雜方式有：離子注入、熱擴(kuò)散兩種。Q7：什么是latch-up，如何在版圖中避免latch-up?Latch-up現(xiàn)象就是閂鎖效應(yīng)，它是指CMOS芯片中，在電源POWER VDD和地線GND（VSS） 之間由于寄生的PNP或NPN雙極性BJT相互影響而產(chǎn)生的一低阻通路，電路接通后立即會(huì)在 VDD的GND之間產(chǎn)生大的電流，從而燒斷電源端和地端相連金屬引線而造成開路，這對(duì)芯片 而言是致命的。防護(hù)方法是：1

5、、在MOS區(qū)周圍加上guard ring；2、加大P/NMOS的間距；3、多打contact和sub以減少連入的寄生電阻；4、襯底過孔與阱的過孔應(yīng)盡量靠近source，降低Rwell與Rsub的阻 值。5、nmos盡量靠近GND； pmos盡量靠近VDD。Q8：什么是Antenna effect，如何在版圖中避免？Antenna effect是天線效應(yīng)，在芯片里，一條條長(zhǎng)長(zhǎng)的金屬線或者多晶硅等導(dǎo)體，就 像是一根根天線，當(dāng)有游離的電荷存在時(shí)，這些天線就會(huì)將它們收集起來(lái)，天線越長(zhǎng)收集電 荷就越多，當(dāng)電荷足夠多時(shí)就會(huì)放電，放電時(shí)電壓很大很容易對(duì)柵氧化層產(chǎn)生破壞并導(dǎo)致晶 體管失效。常見預(yù)防措施：1、跳

6、線法（一般為向上跳線）2、在線上加一個(gè)反偏的二極管，形成一個(gè)電荷泄放回路。3、插入緩沖器，切斷長(zhǎng)線消除天線效應(yīng)。Q9：基爾霍夫定理的內(nèi)容是什么？基爾霍夫定理包括兩部分：節(jié)點(diǎn)電流方程和回路電壓方程；節(jié)點(diǎn)電流方程是電流穩(wěn)恒的條件下，輸入電流之和等于輸出電流之和；回路電壓方程是指在一閉合回路中，電動(dòng)勢(shì)的代數(shù)和等于所有電阻上的電壓降之和。Q10： N溝道增強(qiáng)型MOS管和穩(wěn)壓管的特征曲線。Q11：基本放大電路的作用、種類以及為什么常用差分電路？放大電路作用是將微弱的輸入信號(hào)（電壓、電流、功率）不失真地放大到負(fù)載所需要的數(shù) 值。放大電路有四種，分別是：電壓放大電路、電路放大電路、互阻放大電路和互導(dǎo)放大電

7、路。差分電路也具有放大信號(hào)的功能。該電路的輸入端是兩個(gè)信號(hào)的輸入，這兩個(gè)信號(hào)的差 值，為電路有效輸入信號(hào)，電路的輸出是對(duì)這兩個(gè)輸入信號(hào)之差的放大。當(dāng)存在干擾信號(hào)時(shí)， 會(huì)對(duì)兩個(gè)輸入信號(hào)產(chǎn)生相同的干擾，而二者之差不變，即干擾信號(hào)的有效輸入為零，這就達(dá) 到了抗共模干擾的目的。Q12 :選擇電阻時(shí)要考慮什么？大部分工藝提供多種不同的電阻材料，不同的材料可以制作適合不同阻值的電阻，因?yàn)?不同材料的精度和溫度特性有很大差別，所以選擇材質(zhì)時(shí)要考慮到阻值范圍、精度、工作環(huán) 境等影響。Q13:用邏輯門畫出D觸發(fā)器結(jié)構(gòu)。Q14： VCO是什么，有那些參數(shù)？CO是壓控振蕩器，廣泛應(yīng)用于鎖相環(huán)電路、時(shí)鐘恢復(fù)電路和頻率

8、綜合器等電路中，主 要性能指標(biāo)有：頻率調(diào)諧范圍、調(diào)頻電壓、輸出功率、頻率穩(wěn)定度、相位噪聲、頻譜純度、 電調(diào)速度、推頻系數(shù)、頻率牽引等。Q15：在版圖設(shè)計(jì)中，有那些寄生效應(yīng)，如何避免？在版圖設(shè)計(jì)中，寄生效應(yīng)是不可避免的，有寄生電阻、寄生電容、寄生電感三大種，由 于寄生效應(yīng)對(duì)器件工作影響較大，所以我們?cè)谠O(shè)計(jì)過程中要將引起寄生的因素考慮進(jìn)去，并 盡量地將影響降到最低。對(duì)于寄生電阻，可以用縮短金屬線長(zhǎng)度，加寬金屬線，或采用并聯(lián) 方式布線來(lái)降低大電流路徑；對(duì)于寄生電容，可以減小導(dǎo)線（以及其他層次，主要是金屬） 重疊面積，選擇較高層金屬做導(dǎo)線；對(duì)于寄生電感，應(yīng)該盡量減少環(huán)路的出現(xiàn)，特別是電源 以及電源地處

9、。Q16：同步傳輸與異步傳輸有什么區(qū)別？同步傳輸：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘都接同一種時(shí)鐘脈沖源，因而所有觸發(fā)器的狀 態(tài)變化都是與所加的時(shí)鐘脈沖信號(hào)同步。異步傳輸：電路中沒有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖相連，這些觸 發(fā)器的狀態(tài)就與時(shí)鐘脈沖同步，而其他就不與時(shí)鐘脈沖同步。Q17:解釋是Setup time和Hold time的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化？Setup time和Hold time都是針對(duì)時(shí)序電路而言的，最簡(jiǎn)單情況就是D觸發(fā)器。理想 狀態(tài)下是在時(shí)鐘上升沿時(shí)進(jìn)行采樣，其實(shí)在采樣之前數(shù)據(jù)連入D觸發(fā)器輸入端需要一段時(shí)間 保持穩(wěn)定，這段時(shí)間就是Setup time,稱為建立

10、時(shí)間；數(shù)據(jù)采樣后數(shù)據(jù)需要一個(gè)保持穩(wěn)定時(shí) 間，這段時(shí)間就是Hold time，稱為保持時(shí)間。Q18： Guard ring由什么構(gòu)成？起什么作用？Guard ring即保護(hù)環(huán)，一般由接電源的NTAP或接地的PTAP構(gòu)成（對(duì)于NWELL工藝而言）。Guard ring主要起到隔離保護(hù)作用防止Latch-up及減小噪聲干擾，PTAP接地可以吸收大部 分的噪聲。Guard ring寬度較寬在低頻時(shí)有很好的效果，頻率越高反而越差，此時(shí)窄的Guard ring表現(xiàn)平穩(wěn)。Q19：已知電阻方塊阻值為1K，要求R1(12K)、R2(18K)、R3(21K)三個(gè)電阻要匹 配如何實(shí)現(xiàn)？取R1，R2，R3的最大公約數(shù)

11、3K為基本單元，則R1，R2，R3拆分比為4： 6： 7，可以 采用以下 Match 方式：32132312321323123(R 省略，1,2,3 分別代表 R1,R2,R3)。Q20： 1： 2： 4 的 ABC 三個(gè) MOS 的 match 方式。僅供參考：CBCACBCQ21：簡(jiǎn)述decouple capacitance的原理與作用及使用方式。decouple capacitance即去耦電容，一般用于多級(jí)電路中，利用電容的頻率阻抗特性， 減小電源中的噪聲，保證前后級(jí)間傳遞信號(hào)而不相互影響各級(jí)靜態(tài)工作點(diǎn)而采取的措施，退 耦即減小器件產(chǎn)生的噪聲對(duì)電源的干擾，一般使用方法為從電源引出一個(gè)較

12、小的電阻，該電 阻串聯(lián)一個(gè)電容接地，有時(shí)也用一個(gè)大電容和一個(gè)小電容并聯(lián)使用。Q22：解釋電子遷移現(xiàn)象。子產(chǎn)品中金屬互連線中的金屬原子在電子的撞擊下沿電子流動(dòng)的方向作緩慢移動(dòng)，有的 產(chǎn)生金屬原子堆積，有的產(chǎn)生金屬空隙，金屬原子堆積的地方可能產(chǎn)生突起與鄰近互連線形 成短路。影響電遷移因素有金屬互連線的長(zhǎng)寬厚度、溫度、晶粒尺寸和結(jié)構(gòu)、表面處理和鈍 化層結(jié)構(gòu)等；減小電遷措施：改善工藝條件，更換金屬連線材料或在金屬材料中添加元素降 低互連電阻等。Q23 :列舉幾種典型工藝。常用工藝：多晶硅柵COMS工藝、標(biāo)準(zhǔn)雙極工藝、模擬BiCMOS工藝、bicmos工藝、CD 工藝。Q24:簡(jiǎn)述 NMOS、PMOS、

13、COMS 的概念。PMOS是指N型襯底、P溝道，靠空穴的流動(dòng)運(yùn)送電流的MOS管。NMOS是指P型襯底、N溝道，靠電子的流動(dòng)運(yùn)送電流的MOS管。CMOS，全稱 Complementary Metal Oxide Semiconductor，即互補(bǔ)金屬氧化物半導(dǎo) 體，它是由PMOS管和NMOS管共同構(gòu)成。Q25： Nwell制程的版圖中PMOS由多少層layer組成？1、有源區(qū)2、多晶硅3、金屬一 4、N阱5、P摻雜6、過孔Q26： Y=A*B+C的邏輯符號(hào)及門級(jí)電路。Q27： Y=A*B+C*(D+E)的符號(hào)及門級(jí)電路。Q28：試給出mos電容的凹谷曲線圖。Q29：為什么poly cont不能打在gate上？1、若打在gate上，cont刻蝕過程中，poly cont與s/d cont之間會(huì)有電勢(shì)差， 會(huì)破壞柵氧。2、poly cont要打在厚氧上，gate那塊是薄氧。Q30：寬metal挖slot的原因。1、機(jī)械方面：金屬太寬，生產(chǎn)出來(lái)更容易發(fā)生形變，容易“翹”起來(lái)，損壞芯片。2、電氣方面：電流有趨膚效應(yīng)，開槽后有效增加了電流的流通途徑。3、什么是latch-up，如何在版圖中避免latch-up？Latch-up現(xiàn)象就是閂鎖效應(yīng)，它是指CMOS芯片中，在電源POWER VDD和地線 GND(VSS)之間由于寄生的PN