可編程邏輯器件簡(jiǎn)答

1、精選優(yōu)質(zhì)文檔-傾情為你奉上精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)專心-專注-專業(yè)精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)可編程邏輯器件簡(jiǎn)答1.簡(jiǎn)述CPLD/FPGA的幾種配置模式?每種配置模式的基本特點(diǎn)是什么?答:載入配置數(shù)據(jù)的方式有三種:JTAG方式;主動(dòng)配置方式和被動(dòng)配置方式。JTAG方式是由JTAG命令來配置CPLD/FPGA器件的方式。主動(dòng)配置方式由器件引導(dǎo)配置操作過程，它控制著外部存儲(chǔ)器和初始化過程。（3） 被動(dòng)配置方式由系統(tǒng)中的其他設(shè)備發(fā)起并控制配置過程。FPGA器件在配置過程中完全是被動(dòng)的，它僅輸出一些狀態(tài)信號(hào)來配合配置過程。2.大規(guī)?？删幊踢壿嬈骷木幊坦に嚢膸追N類型

2、;并說明各自的特點(diǎn)？答:可編程邏輯器件按照編程工藝分為以下六種類型：熔絲型器件，根據(jù)設(shè)計(jì)的熔絲圖文件來燒斷對(duì)應(yīng)的熔絲，達(dá)到編程的目的。反熔絲型器件，在編程處通過擊穿漏層使得兩點(diǎn)之間導(dǎo)通。（3） UEPROM型器件（紫外線擦除電可編程邏輯器件），此類器件用較高的編程電壓進(jìn)行編程，當(dāng)需要再次編程時(shí)，用紫外線進(jìn)行擦除，可多次編程。（4） E2PROM型器件(電可擦寫編程器件)，這是對(duì)EPROM工藝的改進(jìn)，不需要紫外線擦除，而是直接用電擦除。（5）SRAM型器件（查找表結(jié)構(gòu)的器件），這種編程方式可進(jìn)行任意次數(shù)的編程，在編程速度、編程要求上要優(yōu)于前四種器件，SRAM型器件的編程信息存放在RAM中，在斷電

3、后就丟失了，再次上電需要再次編程，需要專用器件來完成這類配置操作。（6）Flash型器件，可以實(shí)現(xiàn)多次編程，且能做到掉電后無需重新配置。另一種解法：目前常見的大規(guī)?？删幊踢壿嬈骷木幊坦に囉邢旅?種：（1）基于電可擦除存儲(chǔ)單元的E2PROM或FLASH技術(shù)。CPLD一般采用此技術(shù)進(jìn)行編程。CPLD被編程后改變了電可擦除存儲(chǔ)單元中的信息，掉電后可保持。（2）基于SRAM查找表的編程單元，對(duì)該類器件，編程信息是保存在SRAM中的，SRAM在掉電后編程信息立即丟失，在下次上電后，需重新載入編程信息。因此，該類器件的編程一般稱為配置。大部分FPGA采用此種編程工藝。（3）基于反熔絲編程單元。反熔絲技術(shù)

4、編程時(shí)一次可編程的。相比之下，電可擦除編程工藝的優(yōu)點(diǎn)是編程后信息不會(huì)因掉電而丟失，但編程次數(shù)有限，編程速度不快。SRAM型的FPGA配置次數(shù)為無限，在加電時(shí)可隨時(shí)更改邏輯，但掉電后芯片中的信息隨即丟失，每次上電必須重新載入信息，下載信息的保密性不如前者。3.按照結(jié)構(gòu)類型劃分，可編程邏輯器件有哪幾種類型，并簡(jiǎn)述它們各自的特點(diǎn)？答:（1）乘積項(xiàng)結(jié)構(gòu)器件。其基本結(jié)構(gòu)與“與或陣列”的器件相同。（2）查找表結(jié)構(gòu)器件。其基本結(jié)構(gòu)類似于“門陣列”的器件，他又簡(jiǎn)單的查找表組成可編程邏輯門，再構(gòu)成陣列形式。4.什么是半定制設(shè)計(jì)方法，半定制設(shè)計(jì)法按實(shí)現(xiàn)方法不同可分為幾種類型？答:半定制是一種約束性設(shè)計(jì)方式。約束的

5、主要目的是簡(jiǎn)化設(shè)計(jì)、縮短設(shè)計(jì)周期、降低設(shè)計(jì)成本和提高芯片成品率。半定制法按邏輯實(shí)現(xiàn)的方式不同分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法三種。5.簡(jiǎn)述什么是被動(dòng)配置方式，被動(dòng)配置方式包括哪幾種具體方式，各自特點(diǎn)是什么？答:被動(dòng)配置方式由系統(tǒng)中的其他設(shè)備發(fā)起并控制配置過程。FPGA器件在配置過程中完全是被動(dòng)的，它僅輸出一些狀態(tài)信號(hào)來配合配置過程。被動(dòng)配置方式又細(xì)分為：被動(dòng)串行、被動(dòng)串行異步、被動(dòng)并行同步、被動(dòng)并行異步和快速被動(dòng)并行。被動(dòng)串行配置方式是將配置數(shù)據(jù)從存儲(chǔ)器中讀出，寫入到FPGA的配置數(shù)據(jù)接口DATA0上，數(shù)據(jù)由配置時(shí)鐘DCLK的上升沿打入FPGA，每一個(gè)配置時(shí)鐘周期輸入1彼特?cái)?shù)據(jù)。被動(dòng)

6、串行異步配置方式就是將配置數(shù)據(jù)從存儲(chǔ)器中讀出，寫入到FPGA的串行輸入數(shù)據(jù)接口上，整個(gè)配置過程由異步控制信號(hào)來控制。被動(dòng)并行同步配置方式是將配置數(shù)據(jù)從存儲(chǔ)器中讀出，寫入到FPGA的秉性輸入數(shù)據(jù)接口上，即在第一個(gè)配置時(shí)鐘信號(hào)的上升沿江一個(gè)字節(jié)的數(shù)據(jù)鎖存，然后由隨后的8個(gè)配置時(shí)鐘的下降沿將該字節(jié)數(shù)據(jù)一位一位移入到FPGA中。可見，此種配置方式速度較低。被動(dòng)并行異步配置方式是將配置數(shù)據(jù)從存儲(chǔ)器中讀出，寫入到FPGA的并行輸入數(shù)據(jù)接口上，整個(gè)配置過程由異步控制信號(hào)來控制快速被動(dòng)并行是將配置數(shù)據(jù)從存儲(chǔ)器中讀出，寫入到FPGA并行數(shù)據(jù)輸入接口上，數(shù)據(jù)由配置時(shí)鐘DCLK大家上升沿打入FPGA，每一個(gè)配置時(shí)鐘

7、周期輸入1字節(jié)數(shù)據(jù)，故此方式的配置速度較快。6.簡(jiǎn)述CPLD與FPGA的異同點(diǎn)？答:根據(jù)結(jié)構(gòu)特點(diǎn)和工作原理，CPLD和FPGA的分類方法是：以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，以查找表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA。FPGA和CPLD都是可編程ASIC器件，同時(shí)，對(duì)用戶而言，CPLD和FPGA的設(shè)計(jì)流程是相似的。它們有很多共同特點(diǎn)，由于CPLD和FPGA硬件結(jié)構(gòu)上的差異，使得它們具有各自的特點(diǎn)：（1）在結(jié)構(gòu)工藝方面，CPLD多為乘積項(xiàng)結(jié)構(gòu)，工藝多為EECMOS，也包含EEPROM、Flash和反熔絲等不同工藝；FPGA多為查找表加寄存器結(jié)構(gòu)；實(shí)現(xiàn)工藝多為SROM，也包含F(xiàn)

8、lash、Anti-Fuse等工藝。（2）在觸發(fā)器數(shù)量上，CPLD觸發(fā)器數(shù)量少，這使得CPLD更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)，即CPLD更適合完成組合邏輯；FPGA觸發(fā)器數(shù)量眾多，這使得FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu)，即FPGA更適合于完成復(fù)雜時(shí)序邏輯。（3）在規(guī)模與邏輯復(fù)雜度方面，CPLD的規(guī)模小，邏輯復(fù)雜度低，因而用于實(shí)現(xiàn)簡(jiǎn)單設(shè)計(jì)；而FPGA的規(guī)模大，邏輯復(fù)雜度高，故用于實(shí)現(xiàn)復(fù)雜設(shè)計(jì)。（4）在延時(shí)方面，CPLD的Pin to Pin延時(shí)是固定的；FPGA的Pin to Pin延時(shí)是不可預(yù)測(cè)的，因此對(duì)FPGA而言，時(shí)序約束和仿真非常重要。（5）在互連結(jié)構(gòu)和連線資源方面，CPLD采用集

9、總式互連結(jié)構(gòu)，相對(duì)布線資源有限，CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的；FPGA采用分布式互連結(jié)構(gòu)，具有豐富的布線資源，故FPGA布線靈活，但FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性，使時(shí)序更難規(guī)劃。（6）在編程靈活性上，F(xiàn)PGA比CPLD具有更大的靈活性。因?yàn)镃PLD是通過修改具有固定內(nèi)連電路的邏輯功能來編程，F(xiàn)PGA主要是通過改變內(nèi)部連線的布線來編程；FPGA可在邏輯門下編程，而CPLD是在邏輯塊下編程。（7）在功耗方面，一般情況下，CPLD的功耗要比FPGA大，且集成度越高越明顯。（8）在編程方式上，CPLD主要是基于EEPROM或Flash存儲(chǔ)器編程，編程

10、次數(shù)可達(dá)1萬次，優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。FPGA大部分是基于SRAM編程，編程信息在系統(tǒng)斷電時(shí)丟失，每次上電時(shí)，需從器件外部將編程數(shù)據(jù)重新寫入SRAM中，其優(yōu)點(diǎn)是可以編程任意次，從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。（9）在使用方便程度上，CPLD比FPGA使用起來更方便。CPLD的編程采用EEPROM或Flash技術(shù)，無需外部存儲(chǔ)器芯片，使用簡(jiǎn)單；而FPGA的編程信息一般需存放在外部存儲(chǔ)器上，使用方法復(fù)雜。（10）在保密性方面，CPLD保密性好，F(xiàn)PGA保密性較差。因?yàn)橐话鉌PGA不容易實(shí)現(xiàn)加密。（11）在成本和價(jià)格方面，CPLD成本低，價(jià)格低，更適合實(shí)現(xiàn)低成本設(shè)計(jì)；FPGA成本高，價(jià)格

11、高，適合于高速、高密度的高端數(shù)字邏輯設(shè)計(jì)領(lǐng)域。7.以MAX 7000為例，簡(jiǎn)述I/O控制的作用？答: I/O控制塊允許每個(gè)I/O引腳單獨(dú)地配置為輸入、輸出和雙向工作方式。MAX 7000結(jié)構(gòu)提供雙I/O反饋，且宏單元和引腳的反饋是相互獨(dú)立的。當(dāng)I/O引腳被配置成輸入時(shí)，相關(guān)的宏單元可用于隱含邏輯。8.以MAX 7000為例，簡(jiǎn)述其內(nèi)部結(jié)構(gòu)組成，說明宏單元內(nèi)部結(jié)構(gòu)？答: MAX 7000器件包括邏輯陣列塊、宏單元、擴(kuò)展乘積項(xiàng)（共享和并聯(lián)）、可編程連線陣列和I/O控制塊5部分。MAX 7000還含有4個(gè)專用輸入，它們即可用作通用輸入，也可作為每個(gè)宏單元和I/O引腳的高速、全局控制信號(hào)即時(shí)鐘（Clock）、清除（Clear）及兩個(gè)輸出使能信號(hào)。每個(gè)宏單元由邏輯陣列、乘積項(xiàng)選擇矩陣和可編程寄存器等3個(gè)功能塊組成其中邏輯陣列用來實(shí)現(xiàn)組合邏輯，它為每個(gè)宏單元