EDA · 全定制IC設(shè)計(jì)研究框架

1、目錄CONTENTS5一全定制設(shè)計(jì)概述：追求精度、速度與功耗，應(yīng)用于模擬/射頻等多個(gè)細(xì)分領(lǐng)域 二下游需求：覆蓋市場規(guī)模近四千億，新技術(shù)帶來新市場三產(chǎn)品對比：Cadence產(chǎn)品全面領(lǐng)先，國產(chǎn)廠商局部或可超越 四投資建議6一、EDA 全定制IC設(shè)計(jì)方法概述流程：覆蓋芯片設(shè)計(jì)前后端，追求精度、效率與功耗場景：廣泛應(yīng)用于模擬、射頻等多個(gè)領(lǐng)域特點(diǎn)：全流程解決方案擁有優(yōu)勢，設(shè)計(jì)經(jīng)驗(yàn)的積淀驅(qū)動能力提升71. 全定制設(shè)計(jì)概述：追求精度與性能，人工參與程度高資料來源：Synopsys官網(wǎng)，中信證券研究部全定制設(shè)計(jì)流程（以模擬芯片設(shè)計(jì)為例）設(shè)計(jì)方法比較：全定制（Full-Custom）設(shè)計(jì)與半定制（Semi-Cu

2、stom）設(shè)計(jì)全定制設(shè)計(jì)：從原理圖設(shè)計(jì)到版圖設(shè)計(jì)、測試設(shè)計(jì)，需要設(shè)計(jì)者人工完成全流程設(shè)計(jì)的多數(shù)工作，有利于優(yōu)化精度、功 耗、速度等指標(biāo)，但設(shè)計(jì)要求高、周期長，設(shè)計(jì)成本昂貴。模擬/數(shù)?；旌稀⑸漕l、存儲、面板等領(lǐng)域一般采用全定制 設(shè)計(jì)方法。半定制設(shè)計(jì)：運(yùn)用預(yù)定義的單元庫、門陣列、功能模塊進(jìn)行設(shè)計(jì)，設(shè)計(jì)成本較低、開發(fā)周期縮短，EDA工具輔助設(shè)計(jì)人員完成了較多工作。數(shù)字電路一般采用半定制設(shè)計(jì)方法。全定制設(shè)計(jì)流程：全定制設(shè)計(jì)可以劃分為架構(gòu)設(shè)計(jì)、原理圖設(shè)計(jì)與仿真、版圖設(shè)計(jì)與物理驗(yàn)證三個(gè)大環(huán)節(jié)，后兩環(huán)節(jié)會用 到較多的EDA工具。頂層原理圖設(shè)計(jì)Develop a top-level design to ach

3、ieve the required results using macro-functions.器件級原理圖設(shè)計(jì)Create the device-level circuit descriptions which need to becustomized for the specific requirements.對原理圖進(jìn)行仿真Verify that the design delivers on all its specifications using simulation.原理圖設(shè)計(jì)與仿真版圖設(shè)計(jì)與物理驗(yàn)證版圖設(shè)計(jì)Implement a physical layout of the des

4、ign by assembling the pre- defined layouts of all components.物理驗(yàn)證All the physical effects that the manufacturing process adds to the design are modeled.明確總體設(shè)計(jì)要求The required functionality of the IC or the particular block is specified.明確芯片或器件要實(shí)現(xiàn)的功能，要求達(dá)到的速 率，功耗的限制以及設(shè)計(jì)成本的限制?？蚣茉O(shè)計(jì)8原理圖設(shè)計(jì)是指暫且不考慮電阻、電容等物理性質(zhì)，

5、用電路原理圖的形式表述芯片功能。原理圖設(shè)計(jì)可以分為頂層（Top-level）設(shè)計(jì)與器件（Device-level）設(shè)計(jì)兩個(gè)環(huán)節(jié)。頂層設(shè)計(jì)：將各模塊（如放大器、濾波器等）連接成電路原理圖，滿足芯片功能要求；器件設(shè)計(jì)：對晶體管等元器件進(jìn)行定制化設(shè)計(jì)，滿足頂層設(shè)計(jì)中各模塊的功能要求。原理圖設(shè)計(jì)階段僅涉及模塊間的邏輯關(guān)系，暫不考慮電阻、電容等物理問題。資料來源： RF Circuit Design（作者：Cheryl Ajluni , John Blyler ）資料來源：Cadence官網(wǎng)低噪聲放大器模塊原理圖Virtuoso Schematic Editor 繪制原理圖示例1.1 流程1原理圖設(shè)計(jì)：

6、初步實(shí)現(xiàn)芯片功能設(shè)計(jì)9電路仿真：對原理圖進(jìn)行模擬，驗(yàn)證芯片功能是否能順利實(shí)現(xiàn)。若仿真結(jié)果滿足要求，則可以進(jìn)入版圖設(shè)計(jì)環(huán)節(jié)；若結(jié)果不滿足要求，則需調(diào)整后重新仿真。SPICE算法：電路仿真的行業(yè)標(biāo)準(zhǔn)工具。SPICE于1969-1970年由UC Berkeley的Rohrer等人開發(fā)，用于快速驗(yàn)證電路設(shè)計(jì)以及預(yù)測電路性能。SPICE的代碼已 被開源，并更新有SPICE2、SPICE2G6等多個(gè)版本，當(dāng)前市場上主要商業(yè)EDA 仿真軟件多為基于SPICE2G6開發(fā)的產(chǎn) 品。資料來源：Cadence官網(wǎng)資料來源：模擬集成電路EDA技術(shù)與設(shè)計(jì)仿真與版圖實(shí)例（作者：陳瑩梅，胡正飛）Virtuoso ADE E

7、xplorer 仿真示例HSPICE的MOS管仿真結(jié)果1.1 流程2電路仿真：驗(yàn)證芯片功能能否實(shí)現(xiàn)101.1 流程3版圖設(shè)計(jì)：實(shí)現(xiàn)符合物理與工藝要求的設(shè)計(jì)版圖資料來源： Fundamentals of Layout Design for Electronic Circuits（作者：Jens Lienig， Juergen Scheible）版圖設(shè)計(jì)示意圖版圖設(shè)計(jì)是指設(shè)計(jì)師借助編輯器確定芯片的幾何參數(shù)以及不同模塊與輸入輸出端口的具體位置，將芯片從抽象的原理圖 轉(zhuǎn)化為具體的版圖。版圖設(shè)計(jì)主要包括布局與走線兩個(gè)環(huán)節(jié)，確定各個(gè)模塊的位置并將其用導(dǎo)線進(jìn)行連接。若版圖較大，設(shè)計(jì)師需要先進(jìn) 行分區(qū)與規(guī)劃，

8、并行完成版圖設(shè)計(jì)。在版圖設(shè)計(jì)階段，設(shè)計(jì)師需要考慮如何以最合適的方法完成芯片的布局與走線。一方面，設(shè)計(jì)師需要在其他條件允許 的情況下控制芯片面積（即布局的密度），控制制造成本，另一方面，設(shè)計(jì)師需要考慮芯片將會面臨的物理問題，以保 證芯片的可制造性與信號完整性。分區(qū) Partitioning規(guī)劃 Floor planning布局 Placement走線 Routing111.1 流程4物理驗(yàn)證：驗(yàn)證版圖物理性質(zhì)并檢驗(yàn)設(shè)計(jì)規(guī)則資料來源： Cadence官網(wǎng)，中信證券研究部物理驗(yàn)證的主要環(huán)節(jié)物理驗(yàn)證是指對芯片制造過程中可能出現(xiàn)的物理效應(yīng)進(jìn)行仿真，并對設(shè)計(jì)規(guī)則進(jìn)行檢驗(yàn)。物理驗(yàn)證主要涉及的環(huán)節(jié)包括DRC、

9、LVS以及PEX等。設(shè)計(jì)師通過檢查版圖是否符合Foundry廠商的工藝規(guī)則，是否與 原理圖保持一致以及提取并計(jì)算電路的寄生效應(yīng)，排除芯片設(shè)計(jì)的紕漏，保證芯片的可制造性。通過物理驗(yàn)證后，芯片 便可以交由Foundry廠商進(jìn)行流片。設(shè)計(jì)規(guī)則檢查Design Rule Check（DRC）版圖與原理圖一致性檢查Layout versus Schematic（LVS）寄生參數(shù)提取Parasitic Extraction（PEX）芯片的版圖設(shè)計(jì)需要符合Foundry廠商提 供的工藝規(guī)則，以保證其性能的穩(wěn)健性；DRC被用于檢查版圖設(shè)計(jì)結(jié)果是否符合其 對應(yīng)的工藝規(guī)則。設(shè)計(jì)師用EDA驗(yàn)證工具 檢查版圖文件的幾

10、何參數(shù)（如間距、寬度 等），并標(biāo)記其不符合工藝規(guī)則要求的情 況。、版圖設(shè)計(jì)過程的紕漏可能會導(dǎo)致版圖布局 與原理圖之間存在差異。為了使版圖能夠 按設(shè)計(jì)預(yù)期運(yùn)行，必須保證版圖設(shè)計(jì)與原 理圖設(shè)計(jì)的一致性；LVS通過從版圖中獲取網(wǎng)表文件，并與原 理圖網(wǎng)表進(jìn)行比較，檢查器件、參數(shù)、電 路連接是否存在不匹配，以及是否有短路 開路等情況的發(fā)生。隨著制造工藝不斷進(jìn)步，版圖密度持續(xù)提 高，線路的寄生效應(yīng)不再是一個(gè)可以被忽 略的因素，若不對其進(jìn)行處理，寄生效應(yīng) 可能會產(chǎn)生信號延遲、噪音以及壓降等各 方面的影響；PEX通過提取電路中的寄生參數(shù)，對其進(jìn) 行仿真并反饋至版圖中，可以檢查寄生參 數(shù)對芯片的影響，并提高版圖

11、的準(zhǔn)確度。121.2 全定制應(yīng)用場景：場景廣泛，模擬/射頻/FPD/存儲等應(yīng)用場景場景特點(diǎn)模擬相對于數(shù)字信號，模擬信號在時(shí)間上具備連續(xù)性。設(shè)計(jì)師需要通過全定制設(shè)計(jì)找到最適合的版圖設(shè)計(jì)方法，優(yōu)化芯片的精度、速度以及功耗等參數(shù)。射頻射頻信號本質(zhì)上是高頻的模擬信號，在設(shè)計(jì)流程上與模擬芯片基本一致。噪聲和寄生效應(yīng)是射頻芯片設(shè)計(jì)時(shí)需要考慮的主要 問題，設(shè)計(jì)師需要通過合理的版圖設(shè)計(jì)以及借助仿真軟件消除其對芯片的影響。FPDFPD是利用電信號改變光線特性以呈現(xiàn)影像的一種光電器件。設(shè)計(jì)師在設(shè)計(jì)時(shí)需要對像素點(diǎn)以及面板分別進(jìn)行設(shè)計(jì)與驗(yàn)證， 并且需要根據(jù)其制造工藝（a-Si、IGZO或LTPS）選取對應(yīng)的模型提取解

12、決方案。光芯片光芯片多用于通信領(lǐng)域，通過將電信號替換為光信號，提高信號傳輸速度與安全性。當(dāng)前光芯片產(chǎn)業(yè)尚未成熟，芯片設(shè)計(jì)多處于實(shí)驗(yàn)室階段，需要定制化地對各類元件與芯片進(jìn)行設(shè)計(jì)。存儲存儲器是數(shù)字芯片與模擬芯片的結(jié)合體。其中讀出放大器需要通過位線（Bit Line）實(shí)現(xiàn)對模擬信息的讀取，因而存儲器的設(shè) 計(jì)是全定制設(shè)計(jì)與半定制設(shè)計(jì)的結(jié)合。PCBPCB應(yīng)用場景廣泛，既包括數(shù)字芯片，也包括模擬芯片、模數(shù)混合芯片等場景，設(shè)計(jì)師需要通過定制化設(shè)計(jì)解決（尤其是在 高頻環(huán)境下）電路信號對板上元件的噪音干擾。全定制設(shè)計(jì)方法主要應(yīng)用場景全定制設(shè)計(jì)方法被廣泛應(yīng)用于模擬、射頻、FPD、光芯片、存儲以及PCB等細(xì)分領(lǐng)域。

13、資料來源： Synopsys官網(wǎng)，Cadence官網(wǎng)，RF Circuit Design（作者：Cheryl Ajluni , John Blyler ），中信證券研究部13射頻信號屬于模擬信號的一個(gè)子類，與普通模擬芯片設(shè)計(jì)的區(qū)別在于，射頻器件所處的高頻環(huán)境會影響芯片的信號完整 性，加大了芯片設(shè)計(jì)的難度。射頻芯片與模擬芯片：射頻芯片的設(shè)計(jì)與模擬芯片的設(shè)計(jì)方法基本一致。射頻信號本質(zhì)上是更高頻的電磁信號，頻率一 般位于30KHz300GHz之間，而普通芯片處理的交流電頻率在50Hz60Hz之間。射頻芯片設(shè)計(jì)關(guān)注的重點(diǎn)：射頻芯片主要應(yīng)用在通信場景，更關(guān)注噪音、失真等干擾因素對芯片的影響。一方面，芯片

14、 的信號會受到各類噪音的干擾，其中包括晶體管和電阻帶來的本征噪聲，也包括電源、PCB等帶來的外部噪聲；另一方 面，隨著信號頻率提高，射頻芯片電路的物理性質(zhì)將可能發(fā)生變化，產(chǎn)生一系列寄生效應(yīng)。資料來源：射頻問問（作者：RFIC_拋磚），中信證券研究部資料來源： RF Circuit Design（作者：Cheryl Ajluni , John Blyler）電路主要噪音來源電阻器阻抗與頻率的關(guān)系1.2 場景1射頻：定制化設(shè)計(jì)解決高頻環(huán)境對芯片的影響電路主要 噪音來源本征噪聲外部噪聲電源噪音 參考噪音 偏置噪音 襯底噪音 串?dāng)_噪音電阻（無源器件的寄生電阻）晶體管熱噪聲散粒噪聲 閃爍噪聲 爆米花噪聲

15、141.2 場景1射頻：定制化設(shè)計(jì)解決高頻環(huán)境對芯片的影響資料來源：RF Circuit Design （作者：Cheryl Ajluni , John Blyler ）， 中信證券研究部射頻器件設(shè)計(jì)流程設(shè)計(jì)師通過定制化設(shè)計(jì)優(yōu)化高頻環(huán)境下內(nèi)外部噪音對芯片信號產(chǎn)生的干擾作用，射頻芯片主體設(shè)計(jì)流程與全定制設(shè)計(jì)方 法相符。系統(tǒng)級設(shè)計(jì) & 搭建行為模型測試平臺System Design & Behavioral Modeling TestbenchDevelopment芯片原理圖設(shè)計(jì)Circuit Design時(shí)頻域電路仿真Time and Frequency Domain Circuit Simul

16、ation版圖設(shè)計(jì)Layout驗(yàn)證Verification in System Testbench工藝套件Foundry Design Kit無源器件的設(shè)計(jì)與提取 Design/Extraction of Critical On-chip Passives封裝寄生效應(yīng)的設(shè)計(jì)與提取Design/Extraction of Package Parasitics電磁布局提取Electromagnetic Layout Extraction流片或集成Tape out or Chip Integration芯片設(shè)計(jì)流程151.2 場景2FPD：兩層設(shè)計(jì)流程，設(shè)計(jì)方法選擇受工藝影響資料來源：拓普微官網(wǎng)TF

17、T-LCD，OLED以及Mini LED技術(shù)對比FPD（Flat Panel Display）是利用電信號改變光線特性以呈現(xiàn)影像的一種光電器件。工作原理：TFT-LCD（Liquid Crystal Display，液晶顯示器）是FPD較為常見的一種技術(shù)架構(gòu)。背光模組發(fā)出自然光， 自然光經(jīng)由偏光片轉(zhuǎn)換成偏振光，液晶層在電場作用下發(fā)生偏轉(zhuǎn)，控制偏振光的穿行，偏振光最后再經(jīng)過偏光片，形成 單個(gè)像素的顏色，從而實(shí)現(xiàn)成像的效果；OLED、Mini LED等技術(shù)采取了自發(fā)光的技術(shù)架構(gòu)。有機(jī)半導(dǎo)體材料和發(fā)光材料在電場作用下會自動發(fā)光，而無需通過偏轉(zhuǎn)背光模組發(fā)出的自然光成像。TFT-LCDOLEDMini

18、LED161.2 場景2FPD：兩層設(shè)計(jì)流程，設(shè)計(jì)方法選擇受工藝影響資料來源： A Full Design Flow Solution for OLED Flat Panel Display （Li Feng Wu） at 3rd Sino MOS-AK Workshop（2018），Trendbank，中信證券研究部OLED-FPD設(shè)計(jì)流程FPD設(shè)計(jì)流程的主要環(huán)節(jié)與全定制設(shè)計(jì)方法基本一致，即通過原理圖與版圖設(shè)計(jì)、電路仿真以及物理驗(yàn)證等環(huán)節(jié)形成可 用于生產(chǎn)的版圖文件。FPD的設(shè)計(jì)流程與一般的全定制設(shè)計(jì)區(qū)別在于需要對像素點(diǎn)與面板分別進(jìn)行設(shè)計(jì)。FPD的設(shè)計(jì)可以分為四個(gè)環(huán)節(jié)，首先提取FPD模型并進(jìn)行

19、原理圖設(shè)計(jì)，其次分別在像素點(diǎn)與面板兩個(gè)層級進(jìn)行仿真、版圖設(shè)計(jì)以及物理驗(yàn)證，最后對整個(gè)面板進(jìn)行仿真和分析；FPD與標(biāo)準(zhǔn)的全定制設(shè)計(jì)流程的區(qū)別還在于，設(shè)計(jì)師需要根據(jù)工藝類型，選用專門支持a-Si、IGZO或LTPS的顯示器件模 型提取解決方案。Design EntryPixel/GOASPICE仿真Pixel/GOA版圖設(shè)計(jì)Pixel/GOA寄生參數(shù)抽取Panel寄生參數(shù)提取Panel物理驗(yàn)證Panel版圖設(shè)計(jì)Full PanelSPICE仿真Full Panel分析（壓降、串?dāng)_等）工藝類型對比a-SiIGZOLTPS電子遷移率低a-Si的2030倍a-Si的200-300倍PPI低中高是否可用于

20、柔性顯示否是是成本低中高良率高中低面板尺寸大、中、小大、中、小中、小171.2 場景3光電：產(chǎn)業(yè)尚未成熟，一般采用定制化設(shè)計(jì)資料來源：Silicon Photonics Design（作者： Lukas Chrostowski），中信證券研究部光電芯片設(shè)計(jì)流程光電芯片，或光子集成電路（Photonic Integrated Circuits），即用光子代替一般芯片中的電子，以提高信息傳輸?shù)乃?度與安全性。由于當(dāng)前硅光技術(shù)與產(chǎn)業(yè)鏈均尚未成熟，光電芯片基本均需要定制化設(shè)計(jì)，且一般使用90nm左右的成熟進(jìn)程。流程上 光電芯片的設(shè)計(jì)流程基本與模擬芯片設(shè)計(jì)一致，但需要首先進(jìn)行無源/有源組件以及電子元器件

21、建模，再進(jìn)行原理圖的 設(shè)計(jì)仿真以及后續(xù)的設(shè)計(jì)環(huán)節(jié)。無源器件Passive Optical有源器件Active Optical電子器件Electrical構(gòu) 件 建 模芯片仿真 Circuit Simulations模擬芯片在外部光電信號作用下的反饋版圖設(shè)計(jì) Physical Layout根據(jù)原理圖進(jìn)行布局與走線物理驗(yàn)證 VerificationDRC、LVS、PEX以及光刻模擬、OPC等Foundry廠商PDK，Libraries18存儲器（Memory）即實(shí)現(xiàn)存儲與調(diào)用信息的設(shè)備，其特點(diǎn)為構(gòu)件既包括數(shù)字芯片又包括模擬芯片。分類：存儲主要可以分為DRAM（Dynamic Random Acce

22、ss Memory，動態(tài)隨機(jī)存取內(nèi)存）與Flash（閃存）兩類，其 中Flash又可以分為NAND Flash與NOR Flash兩類；結(jié)構(gòu)：以NAND Flash為例，其中嵌入式微處理器（Embedded microcontroller）通過邏輯電路管理存儲器內(nèi)部算法，讀 出放大器（Sense Amplifier）通過位線（Bit Line）實(shí)現(xiàn)對模擬信息的讀取。設(shè)計(jì)方法：存儲器的設(shè)計(jì)是全定制設(shè)計(jì)與半定制設(shè)計(jì)的結(jié)合。信息的存儲與調(diào)用均會涉及模擬信號的處理，核心模塊需 要全定制設(shè)計(jì)完成，數(shù)字信號部分則半定制設(shè)計(jì)完成。資料來源：Inside Solid State Drives（作者：Rino

23、Micheloni、Alessia Marelli、Kam Eshghi）資料來源：兆易創(chuàng)新招股書，中信證券研究部DAND Flash內(nèi)部結(jié)構(gòu)DAND Flash研發(fā)流程（部分）1.2 場景4存儲：數(shù)字電路與模擬電路的結(jié)合體芯片規(guī)格定義芯片架構(gòu)設(shè)計(jì)模擬設(shè)計(jì)驗(yàn)證邏輯設(shè)計(jì)驗(yàn)證電路設(shè)計(jì)驗(yàn)證版圖設(shè)計(jì)驗(yàn)證整體驗(yàn)證版圖生成191.2 場景5PCB：基礎(chǔ)互連件，定制化設(shè)計(jì)解決干擾問題資料來源：Altium官網(wǎng)，中信證券研究部PCB設(shè)計(jì)流程PCB（Printed Circuit Board）應(yīng)用場景廣泛，既包括數(shù)字芯片，也包括模擬芯片、模數(shù)混合芯片等場景，需要通過定 制化設(shè)計(jì)解決（尤其是在高頻環(huán)境下）電路信號

24、對板上元件的噪音干擾。定義PCB輪廓（ Outline ）合并輪廓與構(gòu)件定義層堆棧確定設(shè)計(jì)規(guī)則（布局）交互式布局手動布局驗(yàn)證確定設(shè)計(jì)規(guī)則電源層平面分隔確定設(shè)計(jì)規(guī)則交互式布線自動布線驗(yàn)證確定設(shè)計(jì)規(guī)則灌銅驗(yàn)證標(biāo)注（Annotate）制造構(gòu)原 理圖件反 標(biāo) 注201.3 特點(diǎn)1：前后環(huán)節(jié)關(guān)聯(lián)緊密，全流程解決方案占優(yōu)資料來源： Fundamentals of Layout Design for Electronic Circuits（作者：Jens Lienig， Juergen Scheible）數(shù)字芯片設(shè)計(jì)流程與模擬芯片設(shè)計(jì)流程連續(xù)性的對比從設(shè)計(jì)流程角度看，全定制設(shè)計(jì)各環(huán)節(jié)之間關(guān)聯(lián)緊密，具備全流程

25、工具者更具優(yōu)勢。數(shù)字芯片vs模擬芯片：數(shù)字芯片設(shè)計(jì)是一個(gè)離散的過程，各個(gè)環(huán)節(jié)之間相對獨(dú)立；模擬芯片設(shè)計(jì)是一個(gè)連續(xù)的過程，設(shè) 計(jì)、仿真等環(huán)節(jié)之間存在重疊，可能出現(xiàn)模塊的生成、布局與走線在同一階段完成的情況；從EDA工具的角度看，全定制設(shè)計(jì)EDA產(chǎn)品間的交互關(guān)系也更為緊密。全流程解決方案能夠充分發(fā)揮產(chǎn)品間的協(xié)同作用，是致力于全定制設(shè)計(jì)的EDA廠商的重點(diǎn)發(fā)力方向。211.3 特點(diǎn)2：人機(jī)交互頻繁，存在相對較強(qiáng)的客戶粘性資料來源：Fundamentals of Layout Design for Electronic Circuits（作者：Jens Lienig， Juergen Scheible）

26、，中信證券研究部數(shù)模混合電路中數(shù)字與模擬設(shè)計(jì)自動化程度對比（原理圖設(shè)計(jì)與電路仿真）在前端環(huán)節(jié)，全定制設(shè)計(jì)從MOS管開始，搭建整個(gè)模擬電路；數(shù)字設(shè)計(jì)用硬件語言定義芯片的功能邏輯，產(chǎn)出RTL；均 需要一定的人機(jī)交互去完成邏輯設(shè)計(jì)或原理圖設(shè)計(jì)。功能設(shè)計(jì)與邏輯設(shè)計(jì)Function Design and Logic Design仿真Simulation邏輯綜合Logic Synthesis形式驗(yàn)證Formal Verification電路拓?fù)銫ircuit Topology電路（原理圖）設(shè)計(jì)Circuit Design仿真Simulation頂層仿真Top-level/CombinedSimulatio

27、n布局規(guī)劃Floor planning布局Placement時(shí)鐘數(shù)綜合Clock Tree Synthesis布線Signal Routing時(shí)序收斂驗(yàn)證Timing Closure物理驗(yàn)證DRC, LVS器件集成Device Generation布局Placement布線Routing物理驗(yàn)證DRC, LVSGenerate（Synthesis）Verify（Analysis）Level of Automation：NoneLevel of Automation：mediumLevel of Automation：high數(shù)字芯片設(shè)計(jì)路徑模擬芯片設(shè)計(jì)路徑221.3 特點(diǎn)2：人機(jī)交互頻繁，存在

28、相對較強(qiáng)的客戶粘性資料來源：Fundamentals of Layout Design for Electronic Circuits（作者：Jens Lienig， Juergen Scheible），中信證券研究部數(shù)?；旌想娐分袛?shù)字與模擬設(shè)計(jì)自動化程度對比（版圖設(shè)計(jì)與物理驗(yàn)證）在后端環(huán)節(jié)，數(shù)字部分基本實(shí)現(xiàn)了全自動化操作，模擬部分需要更多的人機(jī)交互去完成版圖設(shè)計(jì)（Placement & Routing）等操作。功能設(shè)計(jì)與邏輯設(shè)計(jì)Function Design and Logic Design仿真Simulation邏輯綜合Logic Synthesis形式驗(yàn)證Formal Verificat

29、ion電路拓?fù)銫ircuit Topology電路（原理圖）設(shè)計(jì)Circuit Design仿真Simulation頂層仿真Top-level/CombinedSimulation布局規(guī)劃Floor planning布局Placement時(shí)鐘數(shù)綜合Clock Tree Synthesis布線Signal Routing時(shí)序收斂驗(yàn)證Timing Closure物理驗(yàn)證DRC, LVS器件集成Device Generation布局Placement布線Routing物理驗(yàn)證DRC, LVSGenerate（Synthesis）Verify（Analysis）Level of Automation：

30、NoneLevel of Automation：mediumLevel of Automation：high數(shù)字芯片設(shè)計(jì)路徑模擬芯片設(shè)計(jì)路徑231.3 特點(diǎn)3：設(shè)計(jì)經(jīng)驗(yàn)的標(biāo)準(zhǔn)化與復(fù)用驅(qū)動技術(shù)能力提升資料來源：Fundamentals of Layout Design for Electronic Circuits（作者：Jens Lienig， Juergen Scheible）“自上而下”與“自下而上”的設(shè)計(jì)方法全定制設(shè)計(jì)是“自上而下”與“自下而上”兩種設(shè)計(jì)方法的結(jié)合。從設(shè)計(jì)流程來看，全定制設(shè)計(jì)按照“自上而下”的順序，從原理圖設(shè)計(jì)開始，直到完成物理驗(yàn)證，最終給出可供流片的 版圖文件；從設(shè)計(jì)思

31、路來看，全定制設(shè)計(jì)符合“自下而上”的順序，即設(shè)計(jì)師首先明確最終獲得的版圖文件需要達(dá)到的設(shè)計(jì)要求，反推在設(shè)計(jì)過程中需要考慮的問題以及解決問題的方法。全定制設(shè)計(jì)EDA的技術(shù)演進(jìn)本質(zhì)上是設(shè)計(jì)師經(jīng)驗(yàn)標(biāo)準(zhǔn)化并復(fù)用的過程，行業(yè)Know-how的沉淀是其技術(shù)能力提升的核心 驅(qū)動力。24二、下游需求：覆蓋下游近七成市場，EDA工具或占 半壁江山市場規(guī)模：下游市場占比近七成，EDA工具或占半壁江山發(fā)展方向：毫米波芯片、3D封裝等新技術(shù)為全定制設(shè)計(jì)持續(xù)打開新市場2.1 整體規(guī)模：下游市場占比近七成，EDA工具或占半壁江山5,558.935,0004,0003,0002,0001,000-6,00020212519

32、99200020012002200320042005200620072008200920102011201220132014201520162017201820192020資料來源：WSTS，Wind邏輯電路銷售額其他半導(dǎo)體器件銷售額1999-2021年全球半導(dǎo)體銷售額（億美元）全定制設(shè)計(jì)方法覆蓋的半導(dǎo)體市場規(guī)模近4000億美元，占比近七成。市場規(guī)模：據(jù)WSTS數(shù)據(jù)顯示，2021年，全球半導(dǎo)體器件銷售額5,559億美元，其中邏輯電路銷售額1,548億美元，其他 半導(dǎo)體銷售額合計(jì)約4,011億美元，占比約72.15%；市場格局：行業(yè)集中度高。據(jù)IC Insights數(shù)據(jù)顯示，2021年Top 1

33、0占比達(dá)57.1%，三星與英特爾占比分別達(dá)13.3%與12.5%。全定制設(shè)計(jì)EDA工具存在廣闊下游市場空間。我們判斷全定制類EDA工具占比EDA工具比例近半壁江山，其重要性不言 而喻。262.1 模擬與射頻：合計(jì)近千億市場規(guī)模，占比近兩成資料來源：IC Insights模擬與射頻芯片市場規(guī)模與格局射頻芯片本質(zhì)上是高頻的模擬芯片，兩者市場規(guī)模合計(jì)近千億美元，市場格局均較為集中，主要被海外半導(dǎo)體廠商占據(jù)。模擬：2021年全球銷售額741.05億美元，其中Top 5占比57%，德州儀器占比19%；射頻：2019年全球產(chǎn)值124.05億美元，其中Top 5占比84%，Skyworks占比21%。124

34、.05216.720015010050025020192026E21%17%16%15%15%16%Skyworks村田 高通 Qorvo 博通 其他741.0540%30%20%10%0%-10%-20%-80060040020020172018201920202021模擬芯片銷售額YoY19%13%8%7%5%5%43%Texas Instruments Analog Devices Skyworks Solutions InfineonSTQorvo其他模擬芯片射頻芯片資料來源：WSTS資料來源：Yole（含預(yù)測），中信證券研究部資料來源：Yole272.1 存儲：超1500億美元市場，

35、占比近三成資料來源：IC Insights存儲芯片市場規(guī)模與格局（億美元）2021年存儲芯片全球銷售額1538.38億美元，其中DRAM、NAND Flash以及NOR Flash市占率分別為57%、40%與2%。DRAM：三星、SK海力士以及美光占據(jù)了DRAM 94.5%的市場份額；NAND Flash：三星、鎧俠、西部數(shù)據(jù)等6家廠商占據(jù)了NAND Flash 98.6%的市場份額。80%60%40%20%0%-20%-40%-5002,0001,5001,000存儲芯片銷售額YoYSK海力士 美光其他5.50%9.46% 1.36%三星22.52%三星11.34%32.65%鎧俠42.71

36、%西部數(shù)據(jù)11.09%29.27%14.85%19.25%19992000200120022003200420052006200720082009201020112012201320142015201620172018201920202021資料來源：WSTS美光SK海力士 英特爾 其他資料來源：IC Insights28國產(chǎn)廠商占據(jù)低速光芯片大部分份額，25G及以上市場份額被海外廠商占據(jù)。市場規(guī)模：據(jù)源杰科技招股書，2021年，全球2.5G/10G/25G以上光芯片市場規(guī)模分別為11.67億元、27.48億元以及 107.55億元。低速芯片：2.5G與10G光芯片技術(shù)相對成熟，市場基本被國產(chǎn)

37、廠商占據(jù)，2021年10G DFB激光器芯片市場中，源杰科 技市占率已達(dá)20%；高速芯片：25G及以上光芯片主要應(yīng)用于移動通信網(wǎng)絡(luò)以及數(shù)據(jù)中心，前者主要供應(yīng)商為三菱電機(jī)、住友電工以及Lumentum，后者也以海外供應(yīng)商為主。資料來源：源杰科技招股書（上會稿），中信證券研究部資料來源：源杰科技招股書（上會稿），中信證券研究部2021年全球2.5G/10G/25G及以上光芯片市場規(guī)模2021年全球10G DFB激光器芯片市場份額2.1 光芯片：起步階段，2.5G/10G相對成熟，但規(guī)模仍較小11.6727.48107.550204060801001202.5G10G25G及以上市場規(guī)模（億元）20

38、%15%6%6%6%2%4%41%源杰科技 住友電工 云嶺光電 中電13所 中科光芯 三菱電機(jī) 武漢敏芯 其他29FPD設(shè)計(jì)為面板設(shè)計(jì)與像素點(diǎn)設(shè)計(jì)的結(jié)合，生產(chǎn)制造技術(shù)壁壘相對較小，全球近1500億美元市場，中國產(chǎn)廠商占據(jù)了較 大的份額。據(jù)Omdia統(tǒng)計(jì)，市場規(guī)模：2021年全球中小尺寸與大尺寸顯示面板市場規(guī)模分別為629.8億美元與852億美元，合計(jì)近1,500億美元；市場格局：以京東方為代表的國產(chǎn)廠商占據(jù)了大部分市場份額。2021年，京東方、華星光電、LG以及群創(chuàng)光電市占率 分別為25.8%、15.9%、12.2%以及11.1%。資料來源：Omdia資料來源：Omdia2021年全球顯示面板

39、市場規(guī)模（億美元）2021年全球大尺寸顯示面板市場格局2.1 FPD：近1500億美元市場，京東方市占率達(dá)25.8%629.80852.009008007006005004003002001000中小尺寸顯示面板大尺寸顯示面板25.8%15.9%12.2%11.1%9.8%9.1%7.6%2.4%4.5%1.0%0.6%京東方 華星光電 LG群創(chuàng)光電 友達(dá)光電 惠科夏普彩虹股份 三星中電熊貓其他30PCB設(shè)計(jì)最早可以追溯至上世紀(jì)30年代，已形成了較為成熟的設(shè)計(jì)方法。我國自1956年開始研制PCB，目前國產(chǎn)廠商占 據(jù)了較大的市場份額。市場規(guī)模：據(jù)Prismark，2021年，全球PCB市場總產(chǎn)值

40、為804.49億美元；市場格局：全球產(chǎn)能基本集中在東亞地區(qū)，我國大陸以及臺灣地區(qū)貢獻(xiàn)了主要產(chǎn)能，2021年全球營收規(guī)模排名前十的PCB廠商中，共有7家為中國大陸以及臺灣地區(qū)的廠商。資料來源：Prismark資料來源：Prismark2017-2021年全球PCB產(chǎn)值及其增速（億美元，%）2021年全球營收規(guī)模Top 5的PCB廠商（億美元）2.1 PCB：設(shè)計(jì)方法較為成熟，市場規(guī)模超800億美元804.49-5%0%5%10%15%20%25%-90080070060050040030020010020172018201920202021產(chǎn)值:PCB:合計(jì)YoY0102030405060臻鼎欣

41、興東山精密旗勝華通312.2 技術(shù)方向1：高頻信號對物理驗(yàn)證提出挑戰(zhàn)資料來源：2022華為全屋智能及全場景新品春季發(fā)布會(轉(zhuǎn)引自半導(dǎo)體行業(yè)觀察微信公眾號)華為首款毫米波AI超感傳感器毫米波作為一種傳輸率高，帶寬大，待用空間廣的信號，適用于AR/VR、自動駕駛等多個(gè)領(lǐng)域，毫米波芯片成為當(dāng)前半 導(dǎo)體行業(yè)的重點(diǎn)研究對象之一。市場情況：毫米波頻率在30GHz300GHz之間，過去主要應(yīng)用在相控陣等軍用領(lǐng)域，隨著5G通訊的發(fā)展，毫米波的民 用市場被逐漸打開。2022年3月，華為發(fā)布首款毫米波AI超感傳感器，4月，聯(lián)發(fā)科與中華電信宣布合作打造5G毫米波 芯片測試環(huán)境；設(shè)計(jì)挑戰(zhàn)：隨著信號頻率的進(jìn)一步提升，信

42、號的寄生效應(yīng)與串?dāng)_等問題將要求相應(yīng)的仿真與驗(yàn)證技術(shù)進(jìn)一步發(fā)展。在此背 景下，當(dāng)前全定制設(shè)計(jì)EDA的技術(shù)能力仍有較大的提升空間，對EDA工具也提出了新要求，帶來更加廣闊的市場空間 。322.2 技術(shù)方向2：3D封裝使芯片結(jié)構(gòu)更為復(fù)雜資料來源：Synopsys官網(wǎng)，中信證券研究部3D 封裝與2D 封裝節(jié)點(diǎn)密度與數(shù)據(jù)傳輸功耗對比隨著芯片對性能、尺寸以及功耗的要求逐漸提高，先進(jìn)封裝技術(shù)不斷發(fā)展，3D封裝技術(shù)成為主要趨勢之一。概念：3D封裝即在硅片層面進(jìn)行封裝，將“小芯片”Chiplet組裝成“大芯片”，從而實(shí)現(xiàn)大芯片的性能。相比普通封 裝工藝，在有限尺寸與功耗下實(shí)現(xiàn)了更好的性能表現(xiàn)。設(shè)計(jì)挑戰(zhàn)：3D封裝

43、當(dāng)前痛點(diǎn)主要包括，1）聚合管理，缺乏代表多種技術(shù)的統(tǒng)一數(shù)據(jù)庫，SoC與封裝團(tuán)隊(duì)工作難以對 接；2）額外的系統(tǒng)級驗(yàn)證，3D封裝芯片要有跨芯片/Chiplet的分析驗(yàn)證。3D封裝這一新場景或?qū)θㄖ艵DA工具提 出新的能力要求，在工藝適配、設(shè)計(jì)方法學(xué)創(chuàng)新等方面或?qū)羞M(jìn)一步的優(yōu)化。封裝方式（2D/3D）No of IOs/mm2Data Transfer Power（pJ/bit）Wire Bond（2D）1010Flip Chip Bump（2D）1001.5Micro Bump（2D）1,0000.5TSVs（Through-silicon vias，3D）10,0000.1Hybrid b

44、ond（3D）Up to 1,000,0000.05332.2 技術(shù)方向3：AI與云計(jì)算等技術(shù)賦能EDA革新資料來源：Synopsys官網(wǎng)EDA軟件主要技術(shù)發(fā)展方向上述技術(shù)趨勢為EDA行業(yè)創(chuàng)造了更高的產(chǎn)品要求，在AI、云計(jì)算等技術(shù)的賦能下，全定制設(shè)計(jì)EDA工具的性能或?qū)⒂羞M(jìn) 一步突破。AI技術(shù)：將在EDA領(lǐng)域扮演更重要的角色。芯片復(fù)雜度的提升以及設(shè)計(jì)效率需求的提高要求人工智能技術(shù)賦能 EDA 工 具的升級，輔助提升芯片設(shè)計(jì)效率。云計(jì)算：在EDA領(lǐng)域的應(yīng)用日趨深入。隨著EDA廠商產(chǎn)品體系與組織架構(gòu)日益復(fù)雜，企業(yè)規(guī)模逐漸擴(kuò)大，業(yè)務(wù)上云能夠有效避免芯片設(shè)計(jì)企業(yè)因流程管理、計(jì)算資源不足帶來的內(nèi)耗成本，

45、保障研發(fā)生產(chǎn)效率。34三、產(chǎn)品對比：Cadence整體領(lǐng)先，國內(nèi)龍頭廠商 能力接近全定制設(shè)計(jì)整體格局：三大家引領(lǐng)，Cadence總體領(lǐng)先產(chǎn)品對比：以設(shè)計(jì)平臺、電路仿真、物理驗(yàn)證為核心原理圖與版圖設(shè)計(jì)：Virtuoso優(yōu)勢明顯，國產(chǎn)龍頭加速構(gòu)建模塊豐富度和生態(tài)建設(shè)電路仿真：Spectre為主流產(chǎn)品，先進(jìn)算法與技術(shù)架構(gòu)或可助力國產(chǎn)廠商彎道超車物理驗(yàn)證：Calibre為行業(yè)標(biāo)準(zhǔn)，國產(chǎn)工具或可向數(shù)字設(shè)計(jì)拓展353.1 整體格局：三大廠商產(chǎn)品能力位于第一梯隊(duì)資料來源：各公司官網(wǎng)定制設(shè)計(jì)EDA主流廠商Cadence、Synopsys與Mentor占據(jù)行業(yè)龍頭地位，射頻等細(xì)分領(lǐng)域存在局部領(lǐng)先廠商。Caden

46、ce：定制設(shè)計(jì)EDA領(lǐng)域的領(lǐng)導(dǎo)者，一體化的定制/模擬/混合信號前后端設(shè)計(jì)平臺Virtuoso和仿真器Spectre系列市 占率穩(wěn)居第一；Synopsys：傳統(tǒng)優(yōu)勢在數(shù)字芯片設(shè)計(jì)領(lǐng)域，自收購Avanti等公司后，不斷補(bǔ)全模擬領(lǐng)域前后端產(chǎn)品能力，并推出Hspice仿真器等頗具競爭力的點(diǎn)工具；Mentor Graphics：物理驗(yàn)證能力領(lǐng)先，但整體市占率相對較小，已被西門子收購。部分廠商在細(xì)分領(lǐng)域擁有相對較高的技術(shù)壁壘，包括射頻領(lǐng)域的KeySight、ANSYS以及SILVACO等，PCB領(lǐng)域的Altium等。363.1 營收對比：細(xì)分領(lǐng)域龍頭與Top 3存在顯著營收差距資料來源：WindFY201

47、7-FY2021 Synopsys、Cadence、KeySight、ANSYS相關(guān)業(yè)務(wù)營收規(guī)模（億美元）Cadence與Synopsys營收規(guī)模相當(dāng)。2021財(cái)年，Synopsys與Cadence營收分別為42.04億美元與29.88億美元，若剔除IP核等業(yè)務(wù)，兩者營收分別為23.53億美元/26.00億美元；KeySight與ANSYS為射頻領(lǐng)域龍頭廠商，但營收規(guī)模與Cadence/Synopsys仍有顯著差距。2021年，KeySight Electronic Industrial Solutions部分營收為10.89億美元，ANSYS營收為19.07億元。27.2531.2133.6

48、136.8542.0419.4321.3823.3626.8329.889.2910.7111.3510.8914.1810.9512.9415.1616.8119.07501015202530354045FY2017FY2018FY2019FY2020FY2021SynopsysCadenceKeySight（Electronic Industrial Solutions）ANSYS373.2 主要環(huán)節(jié)：設(shè)計(jì)平臺、電路仿真、物理驗(yàn)證三大方向資料來源：各公司官網(wǎng)，中信證券研究部Cadence、Synopsys以及Mentor主要產(chǎn)品分布全定制EDA工具覆蓋原理圖及版圖設(shè)計(jì)、電路仿真、物理驗(yàn)證等

49、主要環(huán)節(jié)，是驗(yàn)證EDA公司核心競爭力的三大重要方向。 電路仿真工具用于驗(yàn)證電路能否正確實(shí)現(xiàn)其功能，物理驗(yàn)證工具用于驗(yàn)證版圖的物理屬性與幾何參數(shù)，原理圖與版圖設(shè)計(jì) 工具則同時(shí)也是集成仿真與驗(yàn)證功能的平臺。設(shè) 計(jì) 平 臺電 路 仿 真物 理 驗(yàn) 證CadenceSynopsysMentor GraphicsVirtuoso Schematic Editor Virtuoso ADE Suite Virtuoso Layout SuiteCustom CompilerVirtuoso SpectrePrimeSim ContinuumVirtuoso PVSVirtuoso Quantus Lega

50、to ReliabilityVirtuoso DFMIC ValidatorStarRC PrimeLibPrimeTime Reliability AnalysisCalibre nmDRC Calibre nmLVS Calibre xRCCalibre PERC Calibre DFM對原理圖與版圖進(jìn)行設(shè)計(jì)，既是一個(gè)設(shè)計(jì)工具，又是集成仿真與驗(yàn)證功能的平臺。對原理圖進(jìn)行仿真，驗(yàn)證電路是否能正確實(shí)現(xiàn)其功能。對版圖的物理屬性和幾何參數(shù)進(jìn)行驗(yàn)證，包括DRC、LVS、PEX等，保證版圖能夠交由晶圓廠順利流片。38資料來源：Cadence官網(wǎng)，Synopsys官網(wǎng)，中信證券研究部Cadence與Sy

51、nopsys定制設(shè)計(jì)解決方案對比3.2產(chǎn)品布局：Cadence與Synopsys擁有全流程定制化設(shè)計(jì)能力Custom CompilerPrimeSim SPICEPrimeSim ProPrimeSim HSPICEPrimeSim XAPrimeSim Reliability AnalysisPrimeSim仿真系列Custom CompilerNanoTimeStar RCPrimeLibIC ValidatorVirtuosoSchematic EditorVirtuoso ADE ProductSuiteSpectre仿真平臺Spectre APSSpectre XSpectre FX

52、Spectre XPSSpectre AMSRF選項(xiàng)電源選項(xiàng)CPU加速器選項(xiàng)Virtuoso Layout Suite LVirtuoso Layout Suite XLVirtuoso Layout Suite GXLVirtuoso Layout Suite EAD物理驗(yàn)證工具Virtuoso DFM PVSVirtuoso DFM QuantusVirtuoso DFM MVS物理驗(yàn)證工具Cadence VirtuosoSynopsys Custom Design Platform原 理 圖 設(shè) 計(jì)仿 真版 圖 設(shè) 計(jì)物 理 驗(yàn) 證393.3 設(shè)計(jì)平臺：市場集中度高，Cadence占據(jù)先

53、發(fā)優(yōu)勢Virtuoso前端設(shè)計(jì)工具套件設(shè)計(jì)平臺環(huán)節(jié)市場集中度相對較高，其中Cadence Virtuoso平臺為全定制設(shè)計(jì)領(lǐng)域主流設(shè)計(jì)平臺，擁有牢固的市場基 礎(chǔ)。當(dāng)前全球主流的設(shè)計(jì)平臺主要包括Cadence的Virtuoso以及Synopsys的Custom Compiler。在細(xì)分領(lǐng)域，Altium Designer（PCB）、KeySight Pathwave ADS（射頻）等也有一定的市場基礎(chǔ)。資料來源：各公司官網(wǎng)設(shè)計(jì)平臺發(fā)布時(shí)間產(chǎn)品介紹Virtuoso1991年Virtuoso平臺包含Schematic Editor前端設(shè)計(jì)工具與Layout Suite后端版圖工具，2016年在前端引

54、入了新一代ADE模擬 設(shè)計(jì)環(huán)境，后端能夠與前端無縫集成，支持最廣泛的PDK。Custom Compiler2016年為Synopsys收購Avanti等公司后形成的原理圖與版圖工具。于2022年6月獲得了臺積電的N3E和N4P定制流程認(rèn)證， 在技術(shù)水平上均保持在行業(yè)前列。Altium Designer1985年Altium Designer前身為Protel，在中低端PCB設(shè)計(jì)有較強(qiáng)的市場基礎(chǔ)，能夠集成從原理圖設(shè)計(jì)、電路仿真、版圖設(shè)計(jì) 到制造輸出等全流程的PCB設(shè)計(jì)功能。Pathwave ADS2018年P(guān)athwave ADS為KeySight于2018年推出的面向射頻電路的設(shè)計(jì)平臺，集成了

55、Pathwave系列的各類電磁仿真工具，是射頻領(lǐng)域應(yīng)用最為流行的設(shè)計(jì)工具之一。403.3 設(shè)計(jì)平臺Virtuoso：主導(dǎo)定制IC前端設(shè)計(jì)市場資料來源：Cadence官網(wǎng)Virtuoso前端設(shè)計(jì)工具套件Virtuoso在全定制芯片和AMS混合信號芯片/版圖工具市場上占據(jù)接近80%的市場份額，行業(yè)影響力大，主流Foundries大多專門為其開發(fā)PDK供芯片設(shè)計(jì)客戶使用。全面升級：Virtuoso自1991年就在定制化IC設(shè)計(jì)前端中被廣泛采用，2016年Virtuoso平臺全面升級，引入新一代ADE模 擬設(shè)計(jì)環(huán)境，整合創(chuàng)新原有工具，極大提升了數(shù)據(jù)處理速度和版本管理與設(shè)置文件的加載性能。電路編輯器(V

56、irtuoso Schematic Editor)ADE工具套件 (Virtuoso Analog DesignEnvironment Product Suite)ADE探索工具（ADE Explorer）ADE組裝工具（ADE Assembler）電路設(shè)計(jì)的核心環(huán)節(jié)ADE-LADE-XLADE-GXL舊版本快速、精確的實(shí)現(xiàn)設(shè)計(jì)參數(shù)實(shí)時(shí)調(diào)節(jié)；自動生成合格/不合 格設(shè)計(jì)的數(shù)據(jù)列表；提供完整的工藝角及蒙特卡羅隨機(jī)抽 樣統(tǒng)計(jì)環(huán)境用于檢測并修復(fù)工藝隨機(jī)變化問題助力工程師分析不同工藝-電壓-溫度(PVT)參數(shù)組合下的設(shè) 計(jì)性能，并提供基于圖形用戶界面(GUI)的驗(yàn)證方案，幫助 設(shè)計(jì)師更方便的進(jìn)行條件性和

57、相關(guān)性的仿真ADE驗(yàn)證工具（ADE Verifier）也稱ADE Planner，即模擬設(shè)計(jì)項(xiàng)目的規(guī)劃管理工具，是模 擬驗(yàn)證技術(shù)的重大進(jìn)步。集成儀表板可幫助工程師輕松進(jìn) 行設(shè)計(jì)驗(yàn)證，確保全部模塊都符合整體設(shè)計(jì)規(guī)范41Virtuoso Layout Suite是Virtuoso平臺上的全定制IC版圖套件，支持器件、單元、模塊和芯片級的定制模擬、數(shù)字和混 合信號設(shè)計(jì)。適用工藝范圍廣：Virtuoso平臺支持最廣泛的工藝設(shè)計(jì)套件（PDK），適用于從成熟0.6m到先進(jìn)7nm的所有工藝節(jié)點(diǎn)。性能不斷提升：Virtuoso版圖設(shè)計(jì)套件升級后，圖形渲染性能提升10-100倍；模塊生成器可實(shí)時(shí)定制，且支持復(fù)用

58、；結(jié) 構(gòu)化的器件級布線功能調(diào)率提升50%。與前端工具緊密集成：與電路圖編輯器和Virtuoso ADE無縫集成，能夠創(chuàng)建兼具速度和準(zhǔn)確度的差異化定制芯片，是業(yè) 界領(lǐng)先的通過硅驗(yàn)證的綜合定制IC設(shè)計(jì)平臺。資料來源：Cadence官網(wǎng)資料來源：Cadence官網(wǎng)Virtuoso后端版圖套件及各版本特性Virtuoso后端版圖套件XL3.3 設(shè)計(jì)平臺Virtuoso：版圖設(shè)計(jì)支持各類晶圓廠商的PDKVirtuoso Layout Suite L基礎(chǔ)版，支持高級全定制多邊 形編輯Virtuoso Layout Suite XL標(biāo)準(zhǔn)版，原理圖驅(qū)動和約束驅(qū) 動式輔助全定制版圖Virtuoso Layout

59、 Suite GXL高級版，支持自動化全定制版 圖，實(shí)現(xiàn)自動平面規(guī)劃、布局 布線和優(yōu)化Virtuoso Layout Suite EADEDA版，具有獨(dú)特的設(shè)計(jì)階段 電氣驗(yàn)證功能，可提高定制IC 的電路性能Virtuoso Layout Suite423.3 設(shè)計(jì)平臺重要評判因素：豐富性與易用性資料來源：各公司官網(wǎng)Cadence Connections EDA Program覆蓋的第三方品牌（部分）豐富性與易用性是全定制設(shè)計(jì)工具的核心競爭力。豐富的功能集成決定了設(shè)計(jì)工具的獲客廣度，良好的學(xué)習(xí)與使用體驗(yàn) 能夠使設(shè)計(jì)工具獲得更高的滲透率。豐富性：設(shè)計(jì)平臺不僅是一個(gè)用于原理圖和版圖設(shè)計(jì)的工具，還是一

60、個(gè)集成自有與第三方仿真、驗(yàn)證等工具的平臺，一 個(gè)豐富集成的設(shè)計(jì)平臺決定了更為廣闊的獲客空間。如Cadence與Mentor、KeySight等80余家EDA廠商均展開了合作，將其功能模塊整合進(jìn)Virtuoso平臺中。易用性：相較于半定制設(shè)計(jì)，全定制設(shè)計(jì)使設(shè)計(jì)師與設(shè)計(jì)軟件之間發(fā)生了更多的交互，更為輕便、友好，學(xué)習(xí)成本更低 的設(shè)計(jì)軟件將獲得更多設(shè)計(jì)師的使用。433.3 設(shè)計(jì)平臺國產(chǎn)機(jī)會：提升易用性，加速生態(tài)構(gòu)建資料來源：概倫電子官網(wǎng)，中信證券研究部概倫電子NanoDesigner產(chǎn)品架構(gòu)國產(chǎn)廠商產(chǎn)品生態(tài)相對較為薄弱，設(shè)計(jì)平臺正處于初步發(fā)展?fàn)顟B(tài)，本土化產(chǎn)品設(shè)計(jì)與服務(wù)以及逐漸豐富的產(chǎn)品生態(tài)或是 國產(chǎn)平