集成電路制造技術(shù)：工藝集成與封裝測試

1、微電子工藝(5) -工藝集成與封裝測試.第五單元 工藝集成與封裝測試第12章 工藝集成第13章 工藝監(jiān)控第14章 封裝與測試.第12章 工藝集成12.1 金屬化與多層互連12.2 CMOS集成電路工藝12.3 雙極型集成電路工藝.12.1 金屬化與多層互連金屬及金屬性資料在芯片上的運用被稱為金屬化，構(gòu)成的整個金屬及金屬性資料構(gòu)造稱金屬化系統(tǒng)。金屬化資料可分為三類：互連資料；接觸資料；MOSFET柵電極資料。.12.1 金屬化與多層互連 互連資料指將同一芯片內(nèi)的各個獨立的元器件銜接成為具有一定功能的電路模塊；接觸資料是指直接與半導(dǎo)體資料接觸的資料，以及提供與外部相連的銜接點；MOSFET柵電極資

2、料是作為MOSFET器件的一個組成部分，對器件的性能起著重要作用。.12.1.1 歐姆接觸歐姆接觸指金屬與半導(dǎo)體的接觸電阻值遠小于半導(dǎo)體本身電阻。金/半接觸的電流密度：肖特基勢壘高度：接觸電阻：低摻雜接觸電阻：高摻雜接觸電阻：.12.1.2 布線技術(shù) 集成電路對互連布線有以下要求： 布線資料有低的電阻率和良好的穩(wěn)定性； 布線應(yīng)具有強的抗電遷移才干； 布線資料可被精細刻蝕，并具有抗環(huán)境侵蝕的才干； 布線資料易于淀積成膜，粘附性要好，臺階覆蓋要好，并有良好的可焊性。.1、電遷移景象在大電流密度作用下金屬化引線的質(zhì)量輸運景象。質(zhì)量輸運沿電子流方向，結(jié)果在一方構(gòu)成空洞，另一方構(gòu)成小丘。中值失效時間MT

3、F 指50%互連線失效的時間 ：.2、穩(wěn)定性 金屬與半導(dǎo)體之間的任何反響，都會對器件性能帶來影響。如硅在鋁中具有一定的固溶度，假設(shè)芯片部分構(gòu)成“熱點，硅會溶解進入鋁層中，致使硅片外表產(chǎn)生蝕坑，進而出現(xiàn)尖楔景象，呵斥淺結(jié)穿通。抑制這種影響的主要方法是選擇與半導(dǎo)體接觸穩(wěn)定的金屬類資料作為阻撓層或在金屬鋁中參與少量半導(dǎo)體硅元素，使其含量到達或接近固溶度，這就防止了硅溶解進入鋁層。 .3、金屬布線的工藝特性 附著性要好，指所淀積的金屬薄膜與襯底硅片外表的氧化層等應(yīng)具有良好的附著性。臺階覆蓋性好，是指假設(shè)襯底硅片外表存在臺階，在淀積金屬薄膜時會在臺階的陰面和陽面間產(chǎn)生很大的淀積速率差，甚至在陰面角落根本

4、無法得到金屬的淀積。這樣會呵斥金屬布線在臺階處開路或無法經(jīng)過較大的電流。 .4、合金工藝 金屬膜經(jīng)過圖形加工以后，構(gòu)成了互連線。但是，還必需對金屬互連線進展熱處置，使金屬結(jié)實地附著于襯底硅片外表，并且在接觸窗口與硅構(gòu)成良好的歐姆接觸。這一熱處置過程稱為合金工藝。合金工藝有兩個作用：其一加強金屬對氧化層的復(fù)原作用，從而提高附著力；其二是利用半導(dǎo)體元素在金屬中存在一定的固溶度。.12.1.3 多層互連 多層互連，一方面可以使單位芯片面積上可用的互連布線面積成倍添加，允答應(yīng)有更多的互連線；另一方面運用多層互連系統(tǒng)能降低因互連線過長導(dǎo)致的延遲時間的過長。因此，多層互連技術(shù)成為集成電路開展的必然。 多層

5、互連系統(tǒng)主要由金屬導(dǎo)電層和絕緣介質(zhì)層組成。因此可從金屬導(dǎo)電層和絕緣介質(zhì)層的資料特性，工藝特性，以及互連延遲時間等多個方面來分析ULSI對多層互連系統(tǒng)的要求。 .12.1.3 多層互連 否是完成器件構(gòu)造硅片CVD介質(zhì)薄膜平坦化光刻接觸孔和通孔PECVD鈍化層能否最后一層金屬化測試封裝.12.1.4 銅多層互連系統(tǒng)工藝流程 .12.1.4 銅多層互連系統(tǒng)工藝流程 .12.2 CMOS集成電路工藝 .12.2.1 隔離工藝 在CMOS電路的一個反相器中，p溝和n溝MOSFET的源漏，都是由同種導(dǎo)電類型的半導(dǎo)體資料構(gòu)成，并和襯底阱的導(dǎo)電類型不同，因此，MOSEET本身就是被pn結(jié)所隔離，即是自隔離。只

6、需維持源/襯底pn結(jié)和漏/襯底pn結(jié)的反偏，MOSFET便能維持自隔離。而在pMOS和nMOS元件之間和反相器之間的隔離通常是采用介質(zhì)隔離。CMOS電路的介質(zhì)隔離工藝主要是部分場氧化工藝和淺槽隔離工藝。.12.2.1 隔離工藝1、部分場氧化工藝.12.2.1 隔離工藝2、淺槽隔離工藝.12.2.2 阱工藝構(gòu)造 .12.2.3 薄柵氧化技術(shù) 柵氧化層是MOS器件的中心。隨著器件尺寸的不斷減少，柵氧化層的厚度也要求按比例減薄，以加強柵控才干，抑制短溝道效應(yīng)，提高器件的驅(qū)動才干和可靠性等。但隨著柵氧化層厚度的不斷減薄，會遇到一系列問題，如：柵的漏電流會呈指數(shù)規(guī)律劇增；硼雜質(zhì)穿透氧化層進入導(dǎo)電溝道等。

7、為處理上述難題，通常采用超薄氮氧化硅柵替代純氧化硅柵。氮的引入能改善SiO2/Si界面特性，由于Si-N鍵的強度比Si-H鍵、Si-OH鍵大得多，因此可抑制熱載流子和電離輻射等所產(chǎn)生的缺陷。將氮引入到氧化硅中的另一個益處是可以抑制PMOS器件中硼的穿透效應(yīng)，提高閾值電壓的穩(wěn)定性及器件的可靠性。 .12.2.4 非均勻溝道摻雜 柵長縮短和短溝道效應(yīng)這對矛盾可以經(jīng)過非均勻溝道摻雜處理，即外表雜質(zhì)濃度低，體內(nèi)雜質(zhì)濃度高。這種雜質(zhì)構(gòu)造的溝道具有柵閾值電壓低，抗短溝道效應(yīng)才干強的特點。這種非均勻溝道的構(gòu)成有主要有兩種工藝技術(shù)： 兩步注入工藝，第一步是構(gòu)成低摻雜淺注入外表區(qū)；第二步是構(gòu)成高摻雜深注入防穿通

8、區(qū)。 在高濃度襯底上選擇外延生長雜質(zhì)濃度低的溝道層，即構(gòu)成梯度溝道剖面。這種方法能獲得低的閾值電壓，高的遷移率和高的抗穿通電壓，但寄生結(jié)電容和耗盡層電容大。 .12.2.5 柵電極資料與難溶金屬硅化物自對準工藝.12.2.6 源/漏技術(shù)與淺結(jié)構(gòu)成 1、輕摻雜漏構(gòu)造(LDD) 2、超淺源漏延伸區(qū)構(gòu)造 3、暈圈反型雜質(zhì)摻雜構(gòu)造和大角度注入反型雜質(zhì)摻雜構(gòu)造.12.2.7 CMOS電路工藝流程.12.2.7 CMOS電路工藝流程.12.2.7 CMOS電路工藝流程.12.3 雙極型集成電路工藝 雙極型集成電路的根本工藝大致可分為兩大類：一類是需求在元件之間制造電隔離區(qū)的工藝，另一類是元件之間采取自然隔

9、離的工藝。采用第一類工藝的主要有晶體管-晶體管邏輯(TTL)電路，射極耦合邏輯 (ECL)電路、肖特基晶體管-晶體管邏輯 (STTL)電路等。隔離工藝有pn結(jié)隔離，介質(zhì)隔離及pn結(jié)-介質(zhì)混合隔離。而采用元件之間自然隔離工藝的另一類電路主要是集成注入邏輯 (I2L)電路。.12.3.1 隔離工藝 雙極型電路采用的隔離方法主要有pn結(jié)隔離，介質(zhì)隔離及pn結(jié)-介質(zhì)混合隔離。 1、pn結(jié)隔離.12.3.1 隔離工藝2、混合隔離.12.3.2 雙極型集成電路工藝流程 .12.3.2 雙極型集成電路工藝流程 .12.3.3 多晶硅在雙極型電路中的運用 1、多晶硅發(fā)射極 采用多晶硅構(gòu)成發(fā)射區(qū)接觸可以大大改善

10、晶體管的電流增益和減少器件的縱向尺寸，獲得更淺的發(fā)射結(jié)。 2、自對準發(fā)射極和基區(qū)接觸.34本章重點金屬化與多層互連 CMOS集成電路工藝 雙極型集成電路工藝 .第13章 工藝監(jiān)控13.1 概述 13.2 實時監(jiān)控 13.3 工藝檢測片 13.4 集成構(gòu)造測試圖形 .13.1 概述 所謂工藝監(jiān)控就是借助于一整套檢測技術(shù)和公用設(shè)備，監(jiān)控整個消費過程，在工藝過程中，延續(xù)提取工藝參數(shù)，在工藝終了時，對工藝流程進展評價。工藝過程檢測內(nèi)容包括硅與其它輔助資料檢測和工藝檢測兩大部分。資料檢測；工藝檢測。.13.1 概述 工藝檢測技術(shù)得到了迅速的提高，今后將主要向著三個方向開展：工藝線實時監(jiān)控；非破壞性檢測，

11、指對硅片直接進展檢測；非接觸監(jiān)測，指對硅片直接進展檢測。當前，工藝監(jiān)控普通是同時采用三種方式：1、經(jīng)過工藝設(shè)備的監(jiān)控系統(tǒng)，進展在線實時監(jiān)控；2、采用工藝檢測片，經(jīng)過對工藝檢測片的測試跟蹤了解工藝情況；3、配置集成構(gòu)造測試圖形，經(jīng)過對微電子測試圖形的檢測評價詳細詳細工藝，工藝設(shè)備，工藝流程。.13.2 實時監(jiān)控 實時監(jiān)控是指消費過程中經(jīng)過監(jiān)控安裝對整個工藝線或詳細工藝過程進展的實時監(jiān)控，當監(jiān)控安裝探測到某一被測條件到達設(shè)定閾值，工藝線或詳細工藝設(shè)備就自動進展工藝調(diào)整；或者報警自停頓，由操作人員及時進展工藝調(diào)整。.13.3 工藝檢測片 工藝檢測片，又叫工藝陪片簡稱陪片。普通運用沒有圖形的大圓片，安

12、插在所要監(jiān)控的工序，陪著消費片正片一同流水，在該工序完成后取出，經(jīng)過公用設(shè)備對陪片進展測試，提取工藝數(shù)據(jù)，從而實現(xiàn)對工藝流程現(xiàn)場的監(jiān)控，并在下一工序之前就斷定本工序為合格、或返工、或報廢。 .13.3.1 晶片檢測 對晶片的檢測包括對原始的拋光片和工藝過程中的晶片的檢測。 對拋光片從三個方面進展檢驗，幾何尺寸、外觀缺陷和物理特性。 對工藝過程中的晶片的檢測方法有化學腐蝕法、X射線形貌照相法和銅綴飾技術(shù)。.13.3.2 氧化層檢測 1、厚度丈量，包括比色法、斜面干涉法、橢圓偏振法和分光光度計法。 2、針孔檢測，包括化學腐蝕法、液晶顯示、銅染色和MOS構(gòu)造測試法等。 3、擊穿特性檢測，是MOS器件

13、柵氧化膜和集成電路層間絕緣的電學特性和可靠性的一個重要量度。 4、C-V丈量技術(shù)，廣泛用于SiO2-Si界面性質(zhì)的研討，高頻C-V法已成為MOS工藝常規(guī)監(jiān)測手段?？梢哉闪浚汗潭姾擅芏?、Na+密度等。.13.3.3 光刻工藝檢測 對光刻工藝的檢測包括：掩膜版和硅片平整度檢測；掩膜版和硅片上圖形的CDCritical Dimension)尺寸檢測；光刻膠厚度及針孔檢測；掩膜版缺陷及對準檢測。.13.3.4 分散層檢測 1、薄層電阻丈量，通常采用兩種方法：四探針法和范德堡法。 2、結(jié)深丈量，包括結(jié)的顯示 、結(jié)深丈量 和亞微米結(jié)深丈量 。 3、雜質(zhì)分布丈量 ，包括陽極氧化剝層的微分電導(dǎo)法和擴展電阻法

14、。.13.3.5 離子注入層檢測 1、中、大劑量注入檢測，檢測方法與分散層一樣，只是檢測的是載流子特性。 2、小劑量注入檢測，檢測方法有兩次注入法、MOS晶體管閾值電壓漂移法、脈沖C-V法和擴展電阻法等。 3、幾種方法的比較，離子注入層中雜質(zhì)原子的分布普通采用中子活化分析、放射性示蹤法、二次離子質(zhì)譜SIMS、背散射RBS、和俄歇電子能譜AES等方法檢測。 .13.3.6 外延層檢測1、厚度丈量2、圖形漂移和圖形畸變的丈量 3、電阻率丈量4、雜質(zhì)分布和自摻雜分布丈量.13.4 集成構(gòu)造測試圖形 微電子測試構(gòu)造和測試圖形必需滿足兩個準那么： 1、要求經(jīng)過對測試構(gòu)造和測試圖形的檢測能獲得正確的結(jié)果。

15、因此，要根據(jù)電路設(shè)計要求和實踐能到達的工藝條件來進展測試構(gòu)造和測試圖形設(shè)計。 2、要求由測試圖形和測試構(gòu)造能運用自動丈量系統(tǒng)便利地獲取數(shù)據(jù)，自動丈量系統(tǒng)運用最少的探針或探測板。.13.4.1 微電子測試圖形的功能與配置 1、微電子測試圖形的功能1提取工藝、器件和電路參數(shù)，評價資料、設(shè)備、工藝和操作人員任務(wù)質(zhì)量，實行工藝監(jiān)控和工藝診斷；2制定工藝規(guī)范和設(shè)計規(guī)范；3建立工藝模擬、器件模擬和電路模擬的數(shù)據(jù)庫；4調(diào)查工藝線的技術(shù)才干；5進展廢品率分析和可靠性分析。.13.4.1 微電子測試圖形的功能與配置 2、微電子測試圖形的配置方式全片式，即工藝陪片(PVW)，這種類型是把測試圖形周期性地反復(fù)陳列在

16、圓片上，構(gòu)成PVW(Process Validation Wafer的簡稱)。 外圍式，這是一種早期常用的方式。它由位于每個電路(芯片)周圍的測試構(gòu)造所組成，用于工藝監(jiān)控和可靠性分析。插花式，這種方式是在圓片的選定位置用測試圖形替代整個電路芯片，其數(shù)量和位置由需求而定。 .13.4.2 幾種常用的測試圖形 1、薄層電阻測試圖形.13.4.2 幾種常用的測試圖形 1、薄層電阻測試圖形.13.4.2 幾種常用的測試圖形 1、薄層電阻測試圖形 偏移方形十字形構(gòu)造 .13.4.2 幾種常用的測試圖形 1、薄層電阻測試圖形大正十字形構(gòu)造 .13.4.2 幾種常用的測試圖形 1、薄層電阻測試圖形小正十字形

17、構(gòu)造 .13.4.2 幾種常用的測試圖形 2、平面四探針測試圖形.13.4.2 幾種常用的測試圖形 3、金屬-半導(dǎo)體接觸電阻測試圖形 .13.4.2 幾種常用的測試圖形 4、掩模套準測試構(gòu)造 隨著大規(guī)模、超大規(guī)模集成電路的開展，電路圖形的線寬越來越小，光刻工藝中的套準問題變得越來超重要掩模套準測試構(gòu)培育是用來檢測套準誤差的。 套準誤差的定量丈量可以用光學方法，也可以用電學方法。下面引見幾種與消費工藝相容的目測和電測的掩模套準測試構(gòu)造。.13.4.2 幾種常用的測試圖形 5、工藝缺陷丈量隨機缺陷測試構(gòu)造 采用電學測試方法確定與根本工藝構(gòu)造相關(guān)的缺陷及其密度分布，并可由此預(yù)測廢品率的測試構(gòu)造叫做隨

18、機缺陷測試構(gòu)造。有下面幾種： 1鋁條延續(xù)性測試構(gòu)造 2接觸鏈測試構(gòu)造 3柵極鏈測試構(gòu)造 4MOS晶體管陣列測試構(gòu)造 5可選址CMOS反相器陣列測試構(gòu)造 6環(huán)形振蕩器 .13.4.3 微電子測試圖形實例 電路約27000個元件，存儲單元用多晶硅做負載，外圍電路用耗盡型MOS管做負載，采用規(guī)范5微米硅柵等平面工藝，芯片尺寸3.34.8mm2，在75mm的硅片上對稱插入5個測試圖形。特點：主要測試點陳列在測試圖形外圍，18個主要測試點與電路芯片一樣，可運用同樣固定探針卡；每個電路芯片旁，放置了多晶硅負載電阻的測試構(gòu)造，用于檢測整個硅片上電阻的均勻性，以及由于光刻套偏時，濃摻雜的N+源漏橫向分散對多晶

19、電阻值的影響，彌補了插入式測試圖形采集數(shù)據(jù)的缺乏；除含有薄層電阻、電容、晶體管加強和耗盡、CD尺寸等常規(guī)測試構(gòu)造外，特別針對存儲器電路工藝構(gòu)造的特點，設(shè)計了幾組隨機缺陷測試構(gòu)造。.59本章重點實時監(jiān)控 工藝檢測片 集成構(gòu)造測試圖形 .第14章 封裝與測試 14.1 芯片封裝技術(shù) 14.2 集成電路測試技術(shù) .14.1 芯片封裝技術(shù) 微電子芯片封裝在滿足器件的電、熱、光、機械性能的根底上，主要應(yīng)實現(xiàn)芯片與外電路的互連，并應(yīng)對器件和系統(tǒng)的小型化、高可靠性、高性價比也起到關(guān)鍵作用。 .14.1.1 封裝的作用和位置 微電子封裝通常有五種作用，即電源分配、信號分配、散熱通道、機械支撐和環(huán)境維護。 器件

20、封裝在國際上已成為獨立的封裝產(chǎn)業(yè)，并與器件測試、器件設(shè)計和器件制造共同構(gòu)成微電子產(chǎn)業(yè)的四大支柱。.14.1.2 封裝類型 .14.1.2 封裝類型 1、芯片粘接技術(shù) 假設(shè)只需將集成電路芯片固定安裝在基板上，普通有以下幾種方法。 (1)Au-Si合金共熔法。 (2)焊料合金片焊接法。 (3)導(dǎo)電膠粘接法。 (4)有機樹脂粘接法。 .14.1.2 封裝類型 2、芯片互連技術(shù) 芯片互連技術(shù)主要有引線鍵合(WB)、載帶自動焊(TAB)和倒裝焊(FCB)三種。 (1)WB。WB是一種傳統(tǒng)的、最常用的、也是最成熟的芯片互連技術(shù)，至今各類芯片的焊接仍以WB為主。它又可分為熱壓焊、超聲焊和熱壓超聲焊(又稱金絲

21、球焊)三種方式。 (2)TAB。 TAB是銜接芯片焊區(qū)和基板焊區(qū)的“橋梁，它包括芯片焊區(qū)凸點構(gòu)成、載帶引線制造、載帶引線與芯片凸點焊接(稱為內(nèi)引線焊接)、載帶-芯片互連焊后的基板粘接和最后的載帶引線與基板焊區(qū)的外引線焊接幾個部分。 3FCB。FCB是芯片面朝下，將芯片焊區(qū)與基板焊區(qū)直接互連的技術(shù)。 .14.1.2 封裝類型 3、一級微電子封裝 一級封裝是將一個或多個IC芯片用適宜的資料(金屬、陶瓷、塑料或它們的組合)封裝起來，同時，在芯片的焊區(qū)與封裝的外引腳間用芯片互連方法銜接起來，使之成為有適用功能的電子元器件或組件。 一級封裝包括封裝外殼制造在內(nèi)的單芯片組件和多芯片組件兩大類。 .14.1

22、.2 封裝類型 3、一級微電子封裝 .14.1.3 幾種典型封裝技術(shù) 1、DIP和PGA技術(shù) .14.1.3 幾種典型封裝技術(shù) 2、SOP和QFP技術(shù) .14.1.3 幾種典型封裝技術(shù) 3、BGA技術(shù) BGA即“焊球陣列。它是在基板的下面按陣列方式引出球形引腳，在基板上面裝配LSI芯片有的BGA引腳與芯片在基板的同一面，是LSI芯片用的一種外表安裝型封裝。它的出現(xiàn)處理了QFP等周邊引腳封裝長期難以處理的多I/0引腳數(shù)LSI、VLSI芯片的封裝問題。 目前市場上出現(xiàn)的BGA封裝，按基板的種類，主要分為PBGA(塑封BGA)、CBGA(陶瓷BGA)、CCGA(陶瓷焊柱陣列)、TBGA(載帶BGA)

23、、MBGA(金屬BGA)、FCBGA(倒裝芯片BGA)和EBGA(帶散熱器BGA)等。 .14.1.3 幾種典型封裝技術(shù) 3、BGA技術(shù)PBGA封裝構(gòu)造 .14.1.3 幾種典型封裝技術(shù) 3、BGA技術(shù) CBGA封裝構(gòu)造 .14.1.3 幾種典型封裝技術(shù) 3、BGA技術(shù)CCGA封裝構(gòu)造 .14.1.3 幾種典型封裝技術(shù) 3、BGA技術(shù)TBGA封裝構(gòu)造 .14.1.3 幾種典型封裝技術(shù) 3、BGA技術(shù)FCBGA封裝構(gòu)造 .14.1.3 幾種典型封裝技術(shù) 4、CSP技術(shù) CSP，即芯片尺寸封裝。這種產(chǎn)品具有的特點包括：體積??；可包容的引腳最多；電性能良好；散熱性能優(yōu)良。 目前市場上開發(fā)出CSP有數(shù)

24、十種，歸結(jié)起來，大致可分為以下幾類：1)柔性基板封裝；2)剛性基板；3)引線框架式；4)微小模塑型；5)圓片級將在本節(jié)后面進展詳細引見；6)疊層型。.14.1.3 幾種典型封裝技術(shù) 5、FC技術(shù) FC(Flip Chip)即倒裝片或倒裝片法，也是人們常說的凸點芯片，是沒有封裝的芯片封裝。制造方法與WLP完全一樣，只是它的凸點還包括Au凸點、Cu凸點、Ni-Au、Ni-Cu-Au、In等凸點；凸點間的節(jié)距比CSP的節(jié)距更小。而BGA和CSP那么是FC的擴展和運用。制造FC凸點的工藝方法非常廣泛，根據(jù)不同需求，當前主要有蒸發(fā)/濺射法、電鍍法、化學鍍法、打球法、焊料置球法、模板印制法、激光凸點法、移

25、置凸點法、柔性凸點法、疊層法和放射法等。其中的電鍍法、置球法、印制法、化學鍍法及打球法運用居多，而以印制法和電鍍法最具有開展出路。 .14.1.3 幾種典型封裝技術(shù) 6、FBP技術(shù) FBP(F1at Bump Package)技術(shù)，即平面凸點式封裝技術(shù)。FBP是為了改善QFN消費過程中的諸多問題而得以研發(fā)的，F(xiàn)BP的外形與QFN相近，引腳分布也可以一一對應(yīng)，外觀上的主要不同點在于：傳統(tǒng)QFN的引腳與塑膠底部(底面)在同一平面，而FBP的引腳那么凸出于塑膠底部，從而在SMT時，使焊料與集成電路的結(jié)合面由平面變?yōu)榱Ⅲw，因此在PCB的裝配工藝中有效地減少了虛焊的能夠性；同時目前FBP采用的是鍍金工藝

26、，在實現(xiàn)無鉛化的同時不用提高鍵合溫度就能實現(xiàn)可靠的焊接，從而減少了電路板組裝廠的相關(guān)困擾，使電路板的可靠性更高。總之，在體積上，F(xiàn)BP可以比QFN更小、更薄，真正滿足輕薄短小的市場需求。其穩(wěn)定的性能，出色的低阻抗、高散熱、超導(dǎo)電性能同時滿足了如今的集成電路設(shè)計趨勢。FBP獨特的凸點式引腳設(shè)計也使焊接更簡單、更結(jié)實。 .14.1.3 幾種典型封裝技術(shù) 7、MCMMCP技術(shù) 多芯片組件Multi-Chip Module, MCM是在混合集成電路(Hybrid Integrated Circuit，HIC)根底上開展起來的一種高技術(shù)電子產(chǎn)品，它是將多個LSI、VLSI芯片和其他元器件高密度組裝在多層

27、互連基板上，然后封裝在同一殼體內(nèi)，以構(gòu)成高密度、高可靠的公用電子產(chǎn)品，它是一種典型的高級混合集成組件。而多芯片封裝(MultiChip Package，MCP)那么是順應(yīng)個人計算機、無線通訊，特別是挪動通訊的飛速開展和群眾化普及所要求的多功能、高性能、高可靠性及低本錢的要求，運用并安裝少量商用芯片，制造完成的封裝產(chǎn)品。MCP的電路設(shè)計和構(gòu)造設(shè)計靈敏方便，可采用規(guī)范化的先進封裝，進展規(guī)范的SMT批量消費，工藝成熟，制造周期短，廢品率高；所采用的各類IC芯片都是商品化產(chǎn)品，不僅可以采購到，而且價錢也相對較低。一切這些都使最終產(chǎn)品的本錢也相對較低。由此可見，MCM和MCP是類似的，并無本質(zhì)上的差別，

28、對MCM的論述同樣也適用于MCP。.14.1.3 幾種典型封裝技術(shù) 8、系統(tǒng)級封裝技術(shù)單級集成模塊(SLIM).14.1.3 幾種典型封裝技術(shù) 9、圓片級封裝(WLP)技術(shù) WLP部分構(gòu)造表示圖 典型WLP的工藝流程 .14.1.4 未來封裝技術(shù)展望 微電子封裝技術(shù)將向以下方向開展。 (1)具有的I/0數(shù)更多。 (2)具有更好的電性能和熱性能。 (3)更小、更輕、更薄，封裝密度更高。 (4)更便于安裝、運用、返修。 (5)可靠性更高。 (6)種類多、更新快、追求更高的性價比。 (7)符合環(huán)保要求。.14.2 集成電路測試技術(shù) 微電子產(chǎn)品特別是集成電路的消費，要經(jīng)過幾十步甚至幾百步的工藝，其中任

29、何一步的錯誤，都能夠是最后導(dǎo)致器件失效的緣由。同時幅員設(shè)計能否合理，產(chǎn)品可靠性如何，這些都要經(jīng)過集成電路的參數(shù)及功能測試才可以知道。以集成電路由設(shè)計開發(fā)到投入批量消費的不同階段來分，相關(guān)的測試可以分為原型測試和消費測試兩大類。.14.2.1 簡介 1、電學特性測試 電學特性測試的目的是最大限制地覆蓋能夠存在于IC中的一切的失效源。測試IC電學特性的步驟通常是：銜接測試；功能與動態(tài)(交流)特性測試；直流特性測試。.14.2.1 簡介 2、可靠性測試.14.2.1 簡介 3、測試數(shù)據(jù)的統(tǒng)計分析 面對集成電路測試得到的大量測試數(shù)據(jù)，需求用適當?shù)姆椒▉斫y(tǒng)計分析和整理，使之變?yōu)槿菀琢私夂捅阌谶\用的方式，

30、如各種曲線、圖表和統(tǒng)計結(jié)果等。用這些統(tǒng)計數(shù)據(jù)可以方便地鑒定器件質(zhì)量，確定參數(shù)規(guī)范，分析產(chǎn)品失效，控制消費工藝等。 常用于分析單個器件合成批器件的曲線與圖表方式有：曲線圖；shmoo圖/組合shmoo圖；三維圖和等高線圖等。.14.2.1 簡介 4、測試本錢 集成電路的測試本錢來源于測試設(shè)備與測試行為兩個方面。 測試設(shè)備方面的本錢又可以詳細分成硬件與軟件兩部分。 測試行為帶來的耗費來源于測試時間和測試人員費用。.14.2.2 數(shù)字電路測試方法 數(shù)字電路測試涉及三個根本概念。 輸入測試向量，也叫輸入向量或測試向量，指并行加到被測電路直接輸入的假設(shè)干0、1的組合。例如一個8輸入被測器件，它的一個測試

31、向量可為01110011。 測試圖形，輸入測試向量與被測器件在施加此輸入時的無錯誤輸出呼應(yīng)的總稱。 測試序列，一系列理想情況下可以此判別被測器件有無失效的測試圖形。測試序列有完全、簡化或最簡，以及偽隨機等區(qū)別。.14.2.2 數(shù)字電路測試方法 在測試方法上通常有以下幾種。 1、實裝測試法 2、比較測試法 3、測試圖形存儲法 4、實時測試圖形產(chǎn)生法 5、折中法.14.2.3 數(shù)字電路失效模型 數(shù)字集成電路測試中通常思索的失效有： 固定錯誤(Stuckat Faults)； 干擾錯誤(Bridging Faults)； 固定開路錯誤(Stuckopen Faults)； 圖形敏感錯誤(Patter

32、n Sensitive Faults)。 前兩種失效存在于各種工藝的數(shù)字集成電路中，固定開路錯誤通常運用于CMOS工藝的數(shù)字IC測試，而最后一種，普通用于具有規(guī)那么構(gòu)造的特定器件，如RAM和ROM。.14.2.3 數(shù)字電路失效模型 (1)固定錯誤輸入ABC無錯誤輸出存在s-a失效時的實際輸出ZA s-a-0A s-a-1B s-a-0B s-a-1C s-a-0C s-a-1Z s-a-0Z s-a-1000111111101001111111101010111111101011110111101100111111101101111101101110111111001111010101001.

33、14.2.3 數(shù)字電路失效模型 (2)干擾錯誤輸入測試向量A B C正確輸出錯誤輸出可判斷的失效情況0 1 110A s-a-1或Z s-a-01 0 110B s-a-1或Z s-a-01 1 010C s-a-1或Z s-a-01 1 101A或B或C s-a-0或Z s-a-0.14.2.3 數(shù)字電路失效模型 (3)與CMOS工藝相關(guān)的失效 .14.2.3 數(shù)字電路失效模型 另外，數(shù)字集成電路中還存在一些偶發(fā)性錯誤，可分為兩類： 傳輸錯誤：射線、電源電壓動搖等呵斥的數(shù)據(jù)錯誤； 間歇性錯誤：電路中的某些不當呵斥隨機出現(xiàn)的錯誤。 在產(chǎn)生測試圖形時充分思索以上的問題，以最大限制地覆蓋能夠存在的

34、失效。.14.2.4 IDDQ-準靜態(tài)電流測試分析法 一個p管短路的CMOS反相器的電流電壓波形.14.2.4 IDDQ-準靜態(tài)電流測試分析法 IDDQ測試有三種方案。 (1)每向量測試一次； (2)對測試圖形有選擇地進展IDDQ測試； (3)增補測試圖形。 進展IDDQ測試的方法有兩種：片外測試和芯片內(nèi)監(jiān)控。后者也稱內(nèi)建電流測試(BIC test，Buildin Current Testing)。由于VLSI中的絕大部分都采用CMOS工藝，IDDQ測試對純數(shù)字及數(shù)?；旌想娐窚y試都是一種有效的手段。 .14.2.5 模擬電路及數(shù)?；旌想娐窚y試 1、模擬電路測試模擬電路的失效情況大致可以概括為以下幾類： 參數(shù)值偏離正常值； 參數(shù)值嚴重偏離正常范圍，如開路、短路、擊穿等； 一種失效引發(fā)其他的參數(shù)錯誤； 某些環(huán)境條件的變化引發(fā)電路失效(如溫度、濕度等)； 偶爾錯誤，但通常都是嚴重失效，如銜接錯誤等。.14.2.5 模擬電路及數(shù)?；旌想娐窚y試 1、模擬電路測試 在測試前先要根據(jù)消費商提供的電路參數(shù)進展仿真，得到被測電路的特性參數(shù)等待值和偏向允許范圍。以運放為例，消費方應(yīng)提供的參數(shù)包括諸如高/低電平輸出、小信號差別輸出增益、單位增益帶寬、單位增益轉(zhuǎn)換速率、失調(diào)電壓、電源功耗、負載才干、相位容限典型值等。得到了測試所需的輸入信號和預(yù)