大規(guī)?，F(xiàn)場可編程邏輯器件

1、大規(guī)模現(xiàn)場可編程邏輯器件第1頁，共63頁，2022年，5月20日，23點46分，星期二2.1 大規(guī)模現(xiàn)場可編程邏輯器件的基本分類 1. 按生產(chǎn)公司： 1) Xilinx公司 2) Altera公司 3) Actel公司 4) Lattice公司2. 按元胞結(jié)構(gòu)： 1) 細(xì)粒度 2) 中粒度 3)粗粒度3. 按功能特性： 1) 全數(shù)字可編程邏輯器件 2) 系統(tǒng)即可編程邏輯器件 3) 模擬/混合信號可編程邏輯器件4. 按編程原理： 1) SRAM FPGA 2) EPROM/E2PROM/FLASH CPLD 3) 反熔絲FPGA 第2頁，共63頁，2022年，5月20日，23點46分，星期二2.

2、2 基于SRAM編程的現(xiàn)場可編程邏輯器件 2.2.1 SRAM FPGA的基本結(jié)構(gòu)與工作原理 1. 基本的SRAM FPGA編程原理即通過芯片內(nèi)陣列分布的SRAM的不同的加電配置， 來決定各部分的邏輯定義。優(yōu)點： 可以重復(fù)編程； 芯片價格低； 不需要專門的編程器。缺點： 斷電，SRAM的數(shù)據(jù)就會丟失， 故需要外附一個PROM或EPROM， 增加使用成本和體積。 采用大量的傳輸門開關(guān)，影響了芯片信號傳遞速度， 限制了系統(tǒng)的使用頻率。 第3頁，共63頁，2022年，5月20日，23點46分，星期二 圖 2 - 3 FPGA結(jié)構(gòu)原理圖 2. 基本的SRAM FPGA的整體結(jié)構(gòu)主要3部分： 可配置邏輯

3、塊CLB(Configurable Logic Block)、 可編程輸入輸出模塊IOB(Input/Output Block)、 可編程內(nèi)部連線PI(Programmable Interconnect)。第4頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 4 簡化的FPGA CLB結(jié)構(gòu) a. CLB的結(jié)構(gòu)與原理包括3個查找表（LUT），兩個觸發(fā)器，兩組信號多路選擇器。 第5頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 7 基本FPGA IOB的簡化功能框圖 b. IOB的結(jié)構(gòu)與原理 用戶可配置的輸入輸出塊（IOB）為芯片外部封裝引腳和內(nèi)部邏輯連接

4、提供接口。 每個IOB控制一個封裝引腳， 可配置成輸入口、 輸出口或是雙向信號口。 圖 2 - 7 是一個Spartan-XL系列FPGA IOB的簡化功能圖。 第6頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 9 基本的FPGA CLB布線通道 c. PI的結(jié)構(gòu)原理 FPGA的布線通道主要包括CLB布線通道、 IOB布線通道、 全局網(wǎng)絡(luò)和緩沖器。 第7頁，共63頁，2022年，5月20日，23點46分，星期二可編程開關(guān)矩陣（PSM）的開關(guān)由晶體管完成，每個水平連線和垂直連線的交匯處有6個晶體管，用于實現(xiàn)信號的連接。第8頁，共63頁，2022年，5月20日，23點46分

5、，星期二 (2) IOB布線通道 IOB布線通道形成一個環(huán)， 圍繞在CLB陣列的四周， 用于連接 I/O 口與CLB。 Spartan系列FPGA還有附加的繞IOB的布線通道， 稱為Versa環(huán)。 其中包括8條雙長線和4條長線。(3) 全局網(wǎng)絡(luò)和緩沖器 該系列FPGA中有精細(xì)的全局網(wǎng)絡(luò)。 這些網(wǎng)絡(luò)用于對時鐘信號和其他高扇出的控制信號進(jìn)行布線， 使信號失真最小。 緩沖器使信號延遲最短，偏移最小，增強(qiáng)布線的靈活性。第9頁，共63頁，2022年，5月20日，23點46分，星期二 2.2.2 典型的SRAM FPGA產(chǎn)品 1. Xilinx Spartan-系列FPGA 1） 概述 Spartan-系

6、列FPGA是Xilinx公司生產(chǎn)的代替ASIC的第二代產(chǎn)品。 該系列FPGA有多達(dá)5292個邏輯元胞及20105個系統(tǒng)門， 采用基于VirtexTM結(jié)構(gòu)的流水線新結(jié)構(gòu)， 片內(nèi)含有嵌入式RAM， 并采用先進(jìn)的0.22/0.18 m半導(dǎo)體工藝， 6層板結(jié)構(gòu)， 可實現(xiàn)不限量的可重復(fù)編程。 Spartan-系列FPGA具有系統(tǒng)級特性。 該系列FPGA芯片采用低壓布線結(jié)構(gòu); 片內(nèi)含有豐富的寄存器/鎖存器、 時鐘使能信號、 同步、 異步置位/復(fù)位信號; 為增強(qiáng)時鐘控制， 提供了4個主要的全局低偏移時鐘分配網(wǎng)絡(luò)， 以及24個次全局網(wǎng)絡(luò)； 有兩種類型的片上隨機(jī)存取內(nèi)存（SelectRAMTM）： 塊狀RAM和

7、分布式RAM。 為滿足高速運算設(shè)計的進(jìn)位邏輯提供精確的乘法器， 以適應(yīng)各種PCI的應(yīng)用。 第10頁，共63頁，2022年，5月20日，23點46分，星期二 2） 結(jié)構(gòu)原理 （1） 總體結(jié)構(gòu)描述 Spartan-系列FPGA的基本結(jié)構(gòu)主要包括5個可配置部分： 可配置邏輯塊（CLB）， 用于實現(xiàn)大部分邏輯功能； 可編程的輸入輸出塊（IOB）， 提供封裝引腳與內(nèi)部邏輯之間的連接接口； 豐富的多層互連結(jié)構(gòu)； 片上隨機(jī)存取內(nèi)存； DLL時鐘控制塊。第11頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 10 Spartan-系列FPGA的基本結(jié)構(gòu)原理框圖 第12頁，共63頁，2022

8、年，5月20日，23點46分，星期二圖 2 - 11 Spartan-系列FPGA CLB一個單元的原理框圖 （2） 可配置邏輯塊（CLB） 構(gòu)成CLB的基本結(jié)構(gòu)是邏輯元胞（LC）。 一個LC包括一個4輸入的函數(shù)發(fā)生器、 進(jìn)位邏輯和一個存儲部分。第13頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 12 Spartan-系列FPGA的IOB結(jié)構(gòu)（3） 可編程輸入/輸出塊（IOB）第14頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 13 Spartan-系列FPGA的I/O組第15頁，共63頁，2022年，5月20日，23點46分，星期二 （4） 布

9、線通道 Spartan-系列FPGA的布線通道主要包括可編程的布線矩陣、 局域布線、 精細(xì)布線、 全局布線以及時鐘布線網(wǎng)絡(luò)和I/O布線等豐富的布線資源。 可編程的布線矩陣 這是一條最長的延遲線， 它給出了設(shè)計最壞情況下的速度門限。 局域布線 圖 2 - 14給出了Spartan-系列FPGA的局域布線框圖。 其中給出了3種連接方式： LUT、 觸發(fā)器和GRM之間的連接線； 內(nèi)部的CLB回讀路徑， 提供了在同一個CLB內(nèi)與 LUT的高速連接； 直接路徑， 為水平相鄰的CLB之間提供了高速連接。 第16頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 14 Spartan-系列

10、FPGA的局域布線框圖第17頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 15 與精細(xì)水平總線連接的BUFT 精細(xì)布線 一些信號需要精細(xì)的布線資源以增強(qiáng)其性能。 在Spartan-系列FPGA的結(jié)構(gòu)中， 精細(xì)布線資源為一些兩種信號提供布線： 水平布線資源為片上三態(tài)總線提供布線。 在每一行的CLB， 有4條可分離的總線， 因此， 在一行中有多條總線（見圖 2 - 15）; 每個CLB中有兩個精細(xì)布線網(wǎng)格， 它們將進(jìn)位信號與相鄰的CLB垂直相連。 第18頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 16 全局時鐘分布網(wǎng)絡(luò) 全局布線資源和時鐘分布網(wǎng)絡(luò)

11、全局布線資源主要用于時鐘信號和其他有大扇區(qū)的信號布線。第19頁，共63頁，2022年，5月20日，23點46分，星期二 3） Spartan-系列FPGA的先進(jìn)結(jié)構(gòu) （1） 塊狀RAM 塊狀RAM是一個完全同步的有4096 bit的雙端RAM， 其中每一端都有獨立的控制信號， 可獨立配置兩個端口的數(shù)據(jù)寬度， 如圖所示。第20頁，共63頁，2022年，5月20日，23點46分，星期二 （2） 延遲鎖相環(huán)（DLL） 與Spartan（5.0V）系列相比，Spartan-系列FPGA增加了延遲鎖相環(huán)電路。因為輸入的時鐘信號通過邏輯門電路或傳輸線時，造成時鐘信號延遲，引起時序上的混亂，采用DLL電路以

12、保證輸入的時鐘信號與芯片內(nèi)部時鐘信號上升沿或下降沿同步，有效地消除了時鐘分配時的延遲。 。DLL可使時鐘信號按倍頻， 或使時鐘信號按1.5、 2、 2.5、 3、 4、 5、 8、 16分頻輸出。一般采用鎖相環(huán)PLL,或延遲鎖相環(huán)DLL電路。 第21頁，共63頁，2022年，5月20日，23點46分，星期二PLL電路的原理結(jié)構(gòu)圖 DLL電路的原理結(jié)構(gòu)圖 第22頁，共63頁，2022年，5月20日，23點46分，星期二Spartan-系列FPGA的DLL電路采用了一些數(shù)字電路的延遲元件作為可調(diào)整的延遲線電路第23頁，共63頁，2022年，5月20日，23點46分，星期二DLL電路與芯片內(nèi)部的連接

13、第24頁，共63頁，2022年，5月20日，23點46分，星期二 2.2.3 基本的SRAM FPGA的編程原理 在現(xiàn)場可編程集成電路的應(yīng)用設(shè)計中， 針對具體目標(biāo)器件， 需要不同的編程方式來實現(xiàn)目標(biāo)數(shù)字系統(tǒng)的下載。 對于SRAM FPGA， 通常使用在系統(tǒng)可重配置技術(shù)ISR(InSystem Reconfiguration)編程技術(shù)。 具備ISR功能的器件可直接在目標(biāo)系統(tǒng)中或印制電路板上通過數(shù)據(jù)下載電纜配置和重新配置， 無需專門的編程器。 因為ISR器件是基于SRAM編程技術(shù)， 故系統(tǒng)掉電后， 芯片的編程信息會丟失。 具有ISR功能的FPGA器件采用了SRAM制造工藝， 由SRAM存儲配置數(shù)據(jù)

14、， 亦稱作SRAM現(xiàn)場可編程門陣列。 這一特征使得相應(yīng)FPGA器件在掉電時(或工作電壓低于額定值時)將丟失所存儲的信息。 采用這類FPGA的數(shù)字系統(tǒng)在每次接通電源后， 必須首先對該器件的SRAM加載數(shù)據(jù)， 即重新裝入器件功能配置數(shù)據(jù)。 FPGA芯片所具有的邏輯功能將隨著置入的配置數(shù)據(jù)的不同而不同。 配置器件的過程與ISP相似， 也是在用戶的目標(biāo)系統(tǒng)或印制電路板上進(jìn)行的， 故稱在系統(tǒng)可重配置(或重構(gòu))技術(shù)。 第25頁，共63頁，2022年，5月20日，23點46分，星期二表 2 - 6 配 置 模 式 表 配置模式：指FPGA用來完成設(shè)計時的邏輯配置和外部連接方式。邏輯配置：指經(jīng)過用戶設(shè)計輸入并

15、經(jīng)過開發(fā)系統(tǒng)編譯后產(chǎn)生的配置數(shù)據(jù)文件， 將其裝入FPGA芯片內(nèi)部的可配置存儲器的過程，簡稱為FPGA的下載。第26頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 33 主動和從動的串行模式電路圖 1. 主動和從動的串行模式第27頁，共63頁，2022年，5月20日，23點46分，星期二 圖 2 - 34 從動并行模式電路圖 2. 從動并行模式第28頁，共63頁，2022年，5月20日，23點46分，星期二 3. 邊界掃描模式 在采用邊界掃描模式來對FPGA器件配置或回讀配置數(shù)據(jù)時， 不需要使用非專用腳， 僅需通過器件固有的基于IEEE 1149.1的測試端TAP即可進(jìn)行。

16、 通過TAP進(jìn)行數(shù)據(jù)配置時， 需要采用專門的CFG-IN指令， 這個指令可把到達(dá)TDI的輸入數(shù)據(jù)轉(zhuǎn)換成內(nèi)部配置總線的數(shù)據(jù)包。 (1) 載入CFG-IN指令進(jìn)入邊界掃描指令寄存器(IR)， 并進(jìn)入移位數(shù)據(jù)寄存器(SDR)； (2) 將標(biāo)準(zhǔn)配置數(shù)據(jù)串移至TDI端， 并回到測試運行閑置(RTI)狀態(tài)； (3) 載入RSTART指令進(jìn)入IR， 并進(jìn)入SDR狀態(tài)； (4) 啟動時鐘序列TCK(該序列長度是可編程的)后再回到測試運行閑置(RIT)狀態(tài)。 第29頁，共63頁，2022年，5月20日，23點46分，星期二2.3 基于EPROM/E2PROM/Flash Memory的現(xiàn)場可編程邏輯器件 與SR

17、AM FPGA相比， EPROM/E2PROM/Flash Memory CPLD的主要特征是： 基于寬位的乘積項（ProductTerm）陣列輸入結(jié)構(gòu)， 基于非揮發(fā)的EPROM/E2PROM/Flash Memory開關(guān)編程原理， 功能復(fù)雜的可編程邏輯塊， 集中布線的布線池等。 采用這種結(jié)構(gòu)的PLD芯片有： Altera的MAX 7000、 MAX 3000系列（E2PROM工藝）, Xilinx的XC 9500系列（Flash工藝）和Lattice、 Cypress的大部分產(chǎn)品（E2PROM工藝）。 第30頁，共63頁，2022年，5月20日，23點46分，星期二 2.3.1 EPROM/

18、E2PROM/Flash Memory CPLD的基本結(jié)構(gòu)和工作原理 1. 基于寬位輸入的乘積項（ProductTerm）的PLD原型結(jié)構(gòu) （以MAX 7000為例， 其他型號的結(jié)構(gòu)與此都非常相似） 這種PLD可分為三塊結(jié)構(gòu)： 以宏單元（Marocell）陣列組合的邏輯陣列模塊（LAB）， 可編程連線（PIA）和I/O控制塊。 宏單元是PLD的最基本元胞， 由它來實現(xiàn)基本的邏輯功能。 第31頁，共63頁，2022年，5月20日，23點46分，星期二 圖 2 - 35 基于寬位輸入的乘積項的PLD內(nèi)部結(jié)構(gòu)第32頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 36 宏單元結(jié)構(gòu)

19、2. 基本元胞宏單元第33頁，共63頁，2022年，5月20日，23點46分，星期二 3. 擴(kuò)展乘積項（Expender Product Terms） 盡管大多邏輯函數(shù)能夠用每個宏單元中的5個乘積項實現(xiàn)， 但某些邏輯函數(shù)比較復(fù)雜， 要實現(xiàn)它們， 需要附加乘積項。 利用擴(kuò)展項可保證在實現(xiàn)邏輯綜合時， 用盡可能少的邏輯資源， 得到盡可能快的工作速度。 1） 共享擴(kuò)展項 每個LAB有16個共享擴(kuò)展項。 共享擴(kuò)展項就是由每個宏單元提供一個未使用的乘積項， 并將它們反相后反饋到邏輯陣列， 便于集中使用。 每個共享擴(kuò)展乘積項可被LAB內(nèi)任何(或全部)宏單元使用和共享， 以實現(xiàn)復(fù)雜的邏輯函數(shù)。 采用共享擴(kuò)展

20、項后會增加一個短的延時。 2） 并聯(lián)擴(kuò)展項 并聯(lián)擴(kuò)展項是一些宏單元中沒有使用的乘積項， 并且這些乘積項可分配到鄰近的宏單元去實現(xiàn)快速復(fù)雜的邏輯函數(shù)。 并聯(lián)擴(kuò)展項允許多達(dá)20個乘積項直接饋送到宏單元的或邏輯， 其中5個乘積項是由宏單元本身提供的， 15個并聯(lián)擴(kuò)展項是由LAB中鄰近宏單元提供的。 第34頁，共63頁，2022年，5月20日，23點46分，星期二圖 2-37 簡單電路舉例4. 基于寬位乘積項輸入結(jié)構(gòu)PLD的邏輯實現(xiàn)原理 下面以一個簡單的電路為例, 具體說明PLD是如何利用以上結(jié)構(gòu)實現(xiàn)邏輯的。 第35頁，共63頁，2022年，5月20日，23點46分，星期二 圖 2-38 PLD實現(xiàn)組

21、合邏輯f 假設(shè)組合邏輯的輸出(AND3的輸出)為f， 則 f=(A+B)CD=ACD+BCD=f1+f2第36頁，共63頁，2022年，5月20日，23點46分，星期二 2.3.2 典型的EPROM/E2PROM/Flash Memory CPLD產(chǎn)品 1. Xilinx XC 9500系列CPLD 1） 概述 XC 9500系列CPLD采用了ISP技術(shù)。 采用ISP技術(shù)之后， 器件編程不再需要硬件器件， 只需一根下載電纜和器件的編程接口相連下載軟件即可實現(xiàn)。可提供10 000次以上編程/擦除周期。 該系列CPLD的宏單元數(shù)從36個到288個； 器件封裝的引腳數(shù)從44個到352個。 XC 95

22、00系列CPLD共分為5.0 V、 3.3 V和 2.5 V三種系列。 2） XC 9500XL系列CPLD的結(jié)構(gòu)原理 每一個XC 9500XL系列CPLD由多個功能塊（FB）和I/O塊（IOB）組成， 可用開關(guān)矩陣FastCONNECT完全互連。第37頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 42 XC 9500XL結(jié)構(gòu)框圖 第38頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 43 XC 9500XL功能塊結(jié)構(gòu)框圖 （1） 功能塊（FB） 每個功能塊均由18個獨立的宏單元構(gòu)成。第39頁，共63頁，2022年，5月20日，23點46分，星期二

23、圖 2 - 44 XC 9500XL功能塊中的宏單元的結(jié)構(gòu)框圖 （2） 宏單元第40頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 45 宏單元的時鐘和置位/復(fù)位 第41頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 46 乘積項分配器邏輯框圖 （3） 乘積項分配器(PTA)第42頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 47 宏單元邏輯使用直接乘積項原理框圖第43頁，共63頁，2022年，5月20日，23點46分，星期二圖2 - 48 具有15個乘積項的乘積項應(yīng)用框圖 第44頁，共63頁，2022年，5月20日，23點4

24、6分，星期二圖 2 - 49 跨幾個宏單元的乘積項分配原理框圖 第45頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 50 開關(guān)矩陣FastCONNECT的結(jié)構(gòu)框圖 （4） 開關(guān)矩陣FastCONNECT第46頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 51 I/O塊和輸出使能結(jié)構(gòu)框圖 （5） I/O塊第47頁，共63頁，2022年，5月20日，23點46分，星期二 2. Altera MAX 7000系列CPLD 1） 概述 MAX 7000系列器件是高性能、 高密度的CMOS CPLD， 在制造工藝上， 采用了先進(jìn)的CMOS E2PROM技術(shù)

25、。 2） Altera MAX 7000系列器件的結(jié)構(gòu)原理 從結(jié)構(gòu)上看， MAX 7000器件包括下面幾個部分： （1） 邏輯陣列塊LAB(Logic Array Blocks)； （2） 宏單元(Macrocells)； （3） 擴(kuò)展乘積項(共享和并聯(lián))(Expander Product Terms)； （4） 可編程連線陣列PIA(Programmable Interconnect Array)； （5） I/O控制塊(I/O Control Blocks)。第48頁，共63頁，2022年，5月20日，23點46分，星期二 （1） 邏輯陣列塊(LAB) MAX 7000的結(jié)構(gòu)主要是由邏輯陣

26、列塊(LAB)以及它們之間的連線構(gòu)成的， 如圖 2 - 35所示。 每個LAB由16個宏單元組成， 多個LAB通過可編程連線陣列PIA和全局總線連接在一起。 （2） 宏單元(MC) 每個宏單元由3個功能塊組成： 邏輯陣列、 乘積項選擇矩陣和可編程觸發(fā)器。 宏單元的結(jié)構(gòu)如圖 2 - 36所示。 圖 2 - 36中的邏輯陣列實現(xiàn)組合邏輯功能， 它可給每個宏單元提供5個乘積項。 乘積項選擇矩陣用于分配這些乘積項作為到或門和異或門的主要邏輯輸入， 以實現(xiàn)組合邏輯函數(shù)。 矩陣中的每個宏單元的一個乘積項可以反相后回送到邏輯陣列， 這個可共享的乘積項能夠連到同一個LAB中任何其他乘積項上。 每個宏單元的觸發(fā)

27、器可以單獨地編程為具有可編程時鐘控制的D、 T、 JK或SR觸發(fā)器。 如果需要， 也可將觸發(fā)器旁路， 以實現(xiàn)純組合邏輯的輸出。 在設(shè)計輸入時， 用戶可以規(guī)定所希望的觸發(fā)器類型。第49頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 53 MAX 7000S器件的PIA結(jié)構(gòu) （3） 可編程連線陣列 可編程連線陣列(PIA)是將各LAB相互連接構(gòu)成所需邏輯的布線通道。 PIA能夠把器件中任何信號源連到其目的地。 所有MAX 7000的專用輸入、 I/O引腳和宏單元輸出均饋送到PIA，PIA可把這些信號送到器件內(nèi)的各個地方。 MAX 7000的PIA則有固定的延時。 因此， PI

28、A消除了信號之間的時間偏移， 使得時間性能容易預(yù)測。 第50頁，共63頁，2022年，5月20日，23點46分，星期二 圖 2 54 為I/O控制塊的結(jié)構(gòu)圖（4） I/O控制塊 I/O控制塊允許每個I/O引腳單獨地配置為輸入、 輸出和雙向工作方式。 所有I/O引腳都有一個三態(tài)緩沖器， 它可以由全局輸出使能信號中的一個信號來控制， 也可以把使能端直接連到地(GND)或電源(VCC)上。 當(dāng)三態(tài)緩沖器的控制端接地(GND)時， 輸出為高阻態(tài)， 此時I/O引腳可作為專用輸入引腳使用。 當(dāng)三態(tài)緩沖器的控制端接高電平(VCC)時， 輸出使能(即有效)。第51頁，共63頁，2022年，5月20日，23點4

29、6分，星期二 （5） 其他功能和特性 MAX 7000的其他功能和特性包括： 可編程速度功率控制 器件輸出特性設(shè)置 設(shè)計加密 在系統(tǒng)編程(ISP) 第52頁，共63頁，2022年，5月20日，23點46分，星期二 2.3.3 基本的E2PROM/Flash Memory的編程原理 在現(xiàn)場可編程集成電路的應(yīng)用設(shè)計中， 針對具體目標(biāo)器件， 需要不同的編程方式來實現(xiàn)目標(biāo)數(shù)字系統(tǒng)的下載。 對于E2PROM/Flash FPGA， 目前常用ISP（InSystem Programmability）編程技術(shù)。 具有ISP功能的器件在下載時無需專門的編程器， 可直接在已制成的系統(tǒng)(稱為目標(biāo)系統(tǒng))中或印制板上

30、對芯片進(jìn)行編程數(shù)據(jù)下載。 ISP技術(shù)為系統(tǒng)設(shè)計和制造帶了很大的靈活性。 目前大多數(shù)CPLD芯片均采用ISP編程技術(shù)。 第53頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 76 JTAG下載電纜 第54頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 77 利用下載電纜編程 第55頁，共63頁，2022年，5月20日，23點46分，星期二2.4 基于反熔絲結(jié)構(gòu)的現(xiàn)場可編程邏輯器件 反熔絲單元結(jié)構(gòu)簡單， 占用芯片面積小， 采用這種編程方式的FPGA的工作頻率和采用SRAM編程技術(shù)的FPGA相當(dāng)。 其主要特點是功耗低、 布線通路豐富、 邏輯元胞粒度??； 其內(nèi)部

31、有加密位， 可防拷貝; 抗輻射、 抗干擾性能好； 且使用時無需附加PROM或EPROM。但其主要的弱點是一次性編程， 不可修改， 故其成本相對較高。 為了彌補(bǔ)這一不足， 近年來， 一種新型的集高密度、 低功耗、 非易失性和可重新編程于一身的可編程門陣列已推向市場。 第56頁，共63頁，2022年，5月20日，23點46分，星期二 2.4.1 反熔絲FPGA的基本結(jié)構(gòu)與工作原理 1. 基本的反熔絲FPGA的編程原理 Actel FPGA從其物理結(jié)構(gòu)而言與門陣列類同； 只是其芯片上已布好豐富的布線資源， 線與線之間可以通過融通單元的接點實現(xiàn)連接， 并由設(shè)計邏輯決定其相互之間的連接關(guān)系； 硅片的四周

32、分布著I/O模塊， I/O模塊包圍的部分是排成行狀的邏輯功能塊。 邏輯功能塊是矩形陣列， 形式如圖 2 - 78所示。 行與行之間是水平布線資源。 垂直布線資源穿過邏輯功能塊， 且與水平布線資源通過融通單元接點相連。 第57頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 78 邏輯功能塊陣列 第58頁，共63頁，2022年，5月20日，23點46分，星期二圖 2 - 79 ONO互連技術(shù) 圖 2 - 80 MTM互連技術(shù) 反熔絲FPGA結(jié)構(gòu)使用的互連技術(shù)有兩種： ONO（Oxide-Nitride-Oxide）技術(shù)和M2M（Metal-To-Metal）技術(shù)。 （1） ONO技術(shù)適用于ACT、 ACT2、 ACT3、 1200XL、 3200DX、 40MX、 42MX等系列， 其基本結(jié)構(gòu)如圖 2 - 79 所示。 (2） MTM技術(shù)適用于Axcelerator、 SX-A、 eX、 SX系列， 其基本結(jié)構(gòu)如圖 2 - 80 所示。 第59頁，共63頁，2022年，5月20日，23點4