集成電路測(cè)試的一個(gè)幻燈片的教程課件

1、集成電路測(cè)試的一個(gè)幻燈片的教程集成電路測(cè)試的一個(gè)幻燈片的教程測(cè)試介紹測(cè)試：就是檢測(cè)出生產(chǎn)過(guò)程中的缺陷，并挑出廢品的過(guò)程。測(cè)試的基本情況：封裝前后都需要進(jìn)行測(cè)試。測(cè)試與驗(yàn)證的區(qū)別：目的、方法和條件測(cè)試的難點(diǎn)：復(fù)雜度和約束?？蓽y(cè)性設(shè)計(jì)：有利于測(cè)試的設(shè)計(jì)。9/10/20222測(cè)試介紹測(cè)試：就是檢測(cè)出生產(chǎn)過(guò)程中的缺陷，并挑出廢品的過(guò)程。簡(jiǎn)單的測(cè)試?yán)覣=1,B=1 =Z=1A=0,B=1=Z=0A=1,B=0=Z=0A=0,B=0=Z=09/10/20223簡(jiǎn)單的測(cè)試?yán)覣=1,B=1 =Z=19/4/20225可測(cè)性設(shè)計(jì)舉例可控性：可觀性：9/10/20224可測(cè)性設(shè)計(jì)舉例可控性：可觀性：9/4/2

2、0226基本概念1：故障和故障模型故障：集成電路不能正常工作。故障模型：物理缺陷的邏輯等效。9/10/20225基本概念1：故障和故障模型故障：集成電路不能正常工作。9/4故障舉例物理缺陷邏輯等效9/10/20226故障舉例物理缺陷邏輯等效9/4/20228邏輯門故障模型固定值邏輯：所有缺陷都表現(xiàn)為邏輯門層次上線網(wǎng)的邏輯值被固定為0或者1。表示：s-a-1, s-a-0。橋接邏輯門故障模型的局限性9/10/20227邏輯門故障模型固定值邏輯：所有缺陷都表現(xiàn)為邏輯門層次上線網(wǎng)的故障的等效和從屬故障等效故障從屬故障類型與測(cè)試碼 9/10/20228故障的等效和從屬故障等效故障從屬故障類型與測(cè)試碼

3、9/4/2基本概念2：測(cè)試向量和測(cè)試圖形測(cè)試向量：加載到集成電路的輸入信號(hào)稱為測(cè)試向量（或測(cè)試矢量）。測(cè)試圖形：測(cè)試向量以及集成電路對(duì)這些輸入信號(hào)的響應(yīng)合在一起成為集成電路的測(cè)試圖形。9/10/20229基本概念2：測(cè)試向量和測(cè)試圖形測(cè)試向量：加載到集成電路的輸入測(cè)試儀測(cè)試儀是測(cè)試集成電路的儀器。它負(fù)責(zé)按照測(cè)試向量對(duì)集成電路加入激勵(lì)，同時(shí)觀測(cè)響應(yīng)。目前，測(cè)試儀一般都是同步的，按照時(shí)鐘節(jié)拍從存儲(chǔ)器中調(diào)入測(cè)試向量。 9/10/202210測(cè)試儀測(cè)試儀是測(cè)試集成電路的儀器。它負(fù)責(zé)按照測(cè)試向量對(duì)集成電測(cè)試儀參數(shù)ParameterSentrySTSSTSEVMTektronixTester_channe

4、ls120256256512Tester_Min_Cycles(ns)50505020Tester_Min_Pulse(ns)101055Tester_SB_Deadzone(ns)2015153Tester_Timesets66612Tester_Strobe22269/10/202211測(cè)試儀參數(shù)ParameterSentrySTSSTSEVMT測(cè)試儀特點(diǎn)同步時(shí)序激勵(lì)的波形有限響應(yīng)的測(cè)試時(shí)刻有限支持clock burst9/10/202212測(cè)試儀特點(diǎn)同步時(shí)序9/4/202214測(cè)試儀的規(guī)定波形舉例break管腳信號(hào)圖 9/10/202213測(cè)試儀的規(guī)定波形舉例break管腳信號(hào)圖 9/4

5、/20221測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖1：9/10/202214測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖1：9/4/202216測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖2：9/10/202215測(cè)試儀的規(guī)定波形舉例測(cè)試碼規(guī)定圖2：9/4/202217測(cè)試向量的生成人工法程序自動(dòng)生成自測(cè)試9/10/202216測(cè)試向量的生成人工法9/4/202218手工生成故障建立故障傳播決策及測(cè)試碼生成9/10/202217手工生成故障建立9/4/202219故障圖9/10/202218故障圖9/4/202220手工測(cè)試碼9/10/202219手工測(cè)試碼9/4/202221組合邏輯測(cè)試法1：差分法差分法(Boolean

6、 difference method)是一種測(cè)試向量的生成方法。它不依賴路徑傳播等技巧，而是依靠布爾代數(shù)的關(guān)系，通過(guò)運(yùn)算來(lái)確定測(cè)試向量。 9/10/202220組合邏輯測(cè)試法1：差分法差分法(Boolean differ差分法定義如果那么在xi上的固定邏輯值就可以被檢測(cè)到，否則就不能。9/10/202221差分法定義如果那么在xi上的固定邏輯值就可以被檢測(cè)到，否則就差分法的性質(zhì)9/10/202222差分法的性質(zhì)9/4/202224差分法如果g(X)與xi無(wú)關(guān)，則可以簡(jiǎn)化為： 如果要檢測(cè)s-a-0的故障，則使用： 如果要檢測(cè)s-a-1的故障，則使用：9/10/202223差分法如果g(X)與xi

7、無(wú)關(guān)，則可以簡(jiǎn)化為： 如果要檢測(cè)s-差分法的例子對(duì)于x1的錯(cuò)誤，推導(dǎo)如下：9/10/202224差分法的例子對(duì)于x1的錯(cuò)誤，推導(dǎo)如下：9/4/202226測(cè)試法2：D算法激活傳播決策9/10/202225測(cè)試法2：D算法激活9/4/202227D算法9/10/202226D算法9/4/202228故障例子9/10/202227故障例子9/4/202229SoC測(cè)試中的幾個(gè)常用技術(shù)靜態(tài)電源電流測(cè)試(Iddq)掃描路徑法BISTBoundary Scan9/10/202228SoC測(cè)試中的幾個(gè)常用技術(shù)靜態(tài)電源電流測(cè)試(Iddq)9/4IddqIddq: 靜態(tài)電流測(cè)試。測(cè)試時(shí)使電流越小越好。一般設(shè)置

8、：沒(méi)有三態(tài)。內(nèi)部RAM關(guān)閉。上下拉電阻設(shè)置為合適電平。9/10/202229IddqIddq: 靜態(tài)電流測(cè)試。測(cè)試時(shí)使電流越小越好。9/掃描路徑法掃描路徑法是一種規(guī)則的可測(cè)試性設(shè)計(jì)方法，適用于時(shí)序電路。其設(shè)計(jì)思想是把電路中的關(guān)鍵節(jié)點(diǎn)連接到一個(gè)移位寄存器上，當(dāng)作為掃描路徑的移位寄存器處于串入/并出狀態(tài)時(shí)，可以用來(lái)預(yù)置電路的狀態(tài)。當(dāng)作為掃描路徑的移位寄存器處于并入/串出狀態(tài)時(shí)，可以把內(nèi)部節(jié)點(diǎn)的狀態(tài)依次移出寄存器鏈。 9/10/202230掃描路徑法掃描路徑法是一種規(guī)則的可測(cè)試性設(shè)計(jì)方法，適用于時(shí)序掃描路徑法9/10/202231掃描路徑法9/4/202233掃描路徑法測(cè)試掃描路徑本身 移入測(cè)試序列

9、，電路進(jìn)入正常工作，測(cè)試與掃描路徑相連的部分電路 移出掃描路徑，檢查狀態(tài)的正確性 9/10/202232掃描路徑法測(cè)試掃描路徑本身 9/4/202234掃描路徑法注意事項(xiàng)盡量使得掃描路徑像一個(gè)標(biāo)準(zhǔn)的掃描鏈。 Avoid gated clocks or make them predictable when in test mode Avoid latches or make them transparent when in test mode Controllable asynchronous set/reset during test mode Avoid tri-state logic if

10、 possible Configure ASIC bi-direct pins as output only during test mode (make all output enables active) Use externally generated clocks Avoid combinatorial feedback loops9/10/202233掃描路徑法注意事項(xiàng)盡量使得掃描路徑像一個(gè)標(biāo)準(zhǔn)的掃描鏈。9/4掃描路徑的簡(jiǎn)單例子9/10/202234掃描路徑的簡(jiǎn)單例子9/4/202236BIST內(nèi)置式自測(cè)(BIST)將一個(gè)激勵(lì)電路和一個(gè)響應(yīng)電路加在被測(cè)電路(CUT)中。激勵(lì)電路會(huì)產(chǎn)生

11、大量激勵(lì)信號(hào)，并將其應(yīng)用于CUT中，響應(yīng)電路就用來(lái)對(duì)CUT的響應(yīng)進(jìn)行評(píng)測(cè)。與ATE不同，BIST的性能不受負(fù)載板或測(cè)試頭電氣特性的限制。9/10/202235BIST內(nèi)置式自測(cè)(BIST)9/4/202237RAMBIST9/10/202236RAMBIST9/4/202238JTAG目的：由于表面貼裝技術(shù)以及高密度封裝(BGA)的使用，使得PCB的密度越來(lái)越高，以往的針床測(cè)試法變得越來(lái)越不易使用。為了簡(jiǎn)化測(cè)試過(guò)程、統(tǒng)一測(cè)試方式，IEEE制訂了邊界掃描標(biāo)準(zhǔn)。 概念：利用四線接口掃描所有的管腳。9/10/202237JTAG目的：由于表面貼裝技術(shù)以及高密度封裝(BGA)的使用JTAG9/10/202238JTAG9/4/202240JTAG9/10/202239JTAG9/4/202241JTAG9/10/202240JTAG9/4/202242JTAG9/10/202241JTAG9/4/20224