《IC制造工藝》課件

1、IC制造工藝PPT課件IC制造工藝PPT課件 50m100 m頭發(fā)絲粗細 30m1m 1m(晶體管的大小)3050m(皮膚細胞的大小)90年代生產的集成電路中晶體管大小與人類頭發(fā)絲粗細、皮膚細胞大小的比較 1m 1m3050m90年代芯片制造過程由氧化、淀積、離子注入或蒸發(fā)形成新的薄膜或膜層曝 光刻 蝕硅片測試和封裝用掩膜版重復20-30次芯片制造過程由氧化、淀積、離子注入或蒸發(fā)形成新的薄膜或膜層IC制造工藝PPT課件第3章 IC制造工藝3.2.1 外延生長 3.2.2 掩膜制作 3.2.3 光刻 3.2.4 刻蝕3.2.5 摻雜 3.2.6 絕緣層形成3.2.7 金屬層形成第3章 IC制造工

2、藝3.2.1 外延生長 3.集成電路制造工藝圖形轉換：將設計在掩膜版(類似于照相底片)上的圖形轉移到半導體單晶片上摻雜：根據設計的需要，將各種雜質摻雜在需要的位置上，形成晶體管、接觸等制膜：制作各種材料的薄膜集成電路制造工藝圖形轉換：將設計在掩膜版(類似于照相底片)上多晶硅放入坩堝內加熱到 1440熔化。為了防止硅在高溫下被氧化，坩堝內被抽成真空并注入惰性氣體氬氣。之后用純度 99.7% 的鎢絲懸掛“硅籽晶”探入熔融硅中，以 220轉/分鐘的轉速及 310毫米/分鐘的速率從熔液中將單晶硅棒緩慢拉出。這樣就會得到一根純度極高的單硅晶棒，理論上最大直徑可達45厘米，最大長度為3米。多晶硅放入坩堝內

3、加熱到 1440熔化。為了防止硅在高溫下被Process Flow of Annealed WaferCrystalGrowthSlicingGraphite HeaterSi MeltSi CrystalPolishingWaferingHigh Temp.AnnealingFurnaceAnnealed WaferDefect FreeSurface byAnnealing(Surface Improvement）Surface DefectMapPolished Wafer晶圓退火工藝流程晶體生長晶圓制作硅晶體熔硅切片拋光拋光片高溫退火退火后的晶圓退火爐（改善表面）利用退火消除缺陷石墨加

4、熱器Process Flow of Annealed Wafer3.2 集成電路加工過程簡介硅片制備（切、磨、拋）*圓片（Wafer）尺寸與襯底厚度：2 0.4mm 3 0.4mm 5 0.625mm 4 0.525mm 6 0.75mm 硅片的大部分用于機械支撐。3.2 集成電路加工過程簡介3.2.1 外延生長(Epitaxy)外延生長的目的半導體工藝流程中的基片是拋光過的晶圓基片,直經在50到200mm(2-8英寸)之間,厚度約幾百微米。盡管有些器件和IC可以直接做在未外延的基片上,但大多數器件和IC都做在經過外延生長的襯底上。原因是未外延過的基片性能常常不能滿足要求。外延的目的是在襯底材

5、料上形成具有不同的摻雜種類及濃度,因而具有不同性能的單晶材料?？煞譃橥|外延和異質外延。不同的外延工藝可制出不同的材料系統(tǒng)。3.2.1 外延生長(Epitaxy)外延生長的目的化學汽相淀積(CVD)化學汽相淀積(Chemical Vapor Deposition)：通過氣態(tài)物質的化學反應在襯底上淀積一層薄膜材料的過程CVD技術特點：具有淀積溫度低、薄膜成分和厚度易于控制、均勻性和重復性好、臺階覆蓋優(yōu)良、適用范圍廣、設備簡單等一系列優(yōu)點CVD方法幾乎可以淀積集成電路工藝中所需要的各種薄膜，例如摻雜或不摻雜的SiO2、多晶硅、非晶硅、氮化硅、金屬(鎢、鉬)等化學汽相淀積(CVD)化學汽相淀積(Ch

6、emical Vap化學汽相淀積(CVD)常壓化學汽相淀積(APCVD)低壓化學汽相淀積(LPCVD)等離子增強化學汽相淀積(PECVD)化學汽相淀積(CVD)常壓化學汽相淀積(APCVD)Si基片的鹵素生長外延在一個反應爐內的SiCl4/H2系統(tǒng)中實現(xiàn)：在水平的外延生長爐中，Si基片放在石英管中的石墨板上，SiCl4，H2及氣態(tài)雜質原子通過反應管。在外延過程中，石墨板被石英管周圍的射頻線圈加熱到1500-2000度，在高溫作用下，發(fā)生SiCl4+2H2Si+4HCl 的反應，釋放出的Si原子在基片表面形成單晶硅。Si基片的鹵素生長外延在一個反應爐內的SiCl4/H2系統(tǒng)中化學汽相淀積(CVD

7、)二氧化硅二氧化硅的作用：可以作為金屬化時的介質層，而且還可以作為離子注入或擴散的掩蔽膜，甚至還可以將摻磷、硼或砷的氧化物用作擴散源 低溫CVD氧化層：低于500中等溫度淀積：500800高溫淀積：900左右化學汽相淀積(CVD)二氧化硅二氧化硅的作用：可以作為金化學汽相淀積(CVD)多晶硅多晶硅的作用：利用多晶硅替代金屬鋁作為MOS器件的柵極是MOS集成電路技術的重大突破之一，它比利用金屬鋁作為柵極的MOS器件性能得到很大提高，而且采用多晶硅柵技術可以實現(xiàn)源漏區(qū)自對準離子注入，使MOS集成電路的集成度得到很大提高。氮化硅的化學汽相淀積：中等溫度(780820)的LPCVD或低溫(300) P

8、ECVD方法淀積化學汽相淀積(CVD)多晶硅多晶硅的作用：利用多晶硅替代物理氣相淀積(PVD)金屬蒸發(fā)：在真空系統(tǒng)中，金屬原子獲得足夠的能量后便可以脫離金屬表面的束縛成為蒸汽原子，淀積在晶片上。按照能量來源的不同，有燈絲加熱蒸發(fā)和電子束蒸發(fā)兩種濺射：真空系統(tǒng)中充入惰性氣體，在高壓電場作用下，氣體放電形成的離子被強電場加速，轟擊靶材料，使靶原子逸出并被濺射到晶片上物理氣相淀積(PVD)金屬蒸發(fā)：在真空系統(tǒng)中，金屬原子獲蒸發(fā)原理圖蒸發(fā)原理圖金屬有機物化學氣相沉積（MOCVD: MetalOrganic Chemical Vapor Deposition）III-V材料的MOCVD中，所需要生長的I

9、II，V族元素的源材料以氣體混和物的形式進入反應爐中已加熱的生長區(qū)里，在那里進行熱分解與沉淀反應。MOCVD與其它CVD不同之處在于它是一種冷壁工藝，只要將襯底控制到一定溫度就行了。GaAs采用MOCVD同質外延技術進行生長（襯底溫度600800），GaN采用異質外延技術（襯底溫度9001200 ）金屬有機物化學氣相沉積（MOCVD: MetalOrganiAixtron 2400G3HT MOCVD系統(tǒng)Aixtron 2400G3HT MOCVD系統(tǒng)分子束外延生長 (MBE: Molecular Beam Epitaxy)MBE在超真空中進行，基本工藝流程包含產生轟擊襯底上生長區(qū)的III，V

10、族元素的分子束等。MBE幾乎可以在GaAs基片上生長無限多的外延層。這種技術可以控制GaAs，AlGaAs或InGaAs上的生長過程，還可以控制摻雜的深度和精度達納米極。經過MBE法，襯底在垂直方向上的結構變化具有特殊的物理屬性。MBE的不足之處在于產量低。分子束外延生長 (MBE: Molecular Beam 英國VG Semicom公司型號為V80S-Si的MBE設備關鍵部分照片 英國VG Semicom公司型號為V80S-Si的MBE設備3.2 掩膜(Mask)的制版工藝1. 掩膜制造從物理上講,任何半導體器件及IC都是一系列互相聯(lián)系的基本單元的組合,如導體,半導體及在基片上不同層上形

11、成的不同尺寸的隔離材料等.要制作出這些結構需要一套掩膜。一個光學掩膜通常是一塊涂著特定圖案鉻薄層的石英玻璃片，一層掩模對應一塊IC的一個工藝層。工藝流程中需要的一套掩膜必須在工藝流程開始之前制作出來。制作這套掩膜的數據來自電路設計工程師給出的版圖。3.2 掩膜(Mask)的制版工藝1. 掩膜制造什么是掩膜？掩膜是用石英玻璃做成的均勻平坦的薄片，表面上涂一層600800厚的Cr層，使其表面光潔度更高。稱之為鉻板，Cr mask。什么是掩膜？掩膜是用石英玻璃做成的均勻平坦的薄片，表面上涂一 整版及單片版掩膜整版按統(tǒng)一的放大率印制，因此稱為1X掩膜。這種掩膜在一次曝光中，對應著一個芯片陣列的所有電路

12、的圖形都被映射到基片的光刻膠上。單片版通常把實際電路放大5或10倍，故稱作5X或10X掩膜。這樣的掩膜上的圖案僅對應著基片上芯片陣列中的一個單元。上面的圖案可通過步進曝光機映射到整個基片上。 整版及單片版掩膜整版按統(tǒng)一的放大率印制，因此稱為1X掩膜。早期掩膜制作方法：人們先把版圖(layout)分層畫在紙上, 每一層mask一種圖案. 畫得很大, 5050 cm2 或100100cm2, 貼在墻上, 用照相機拍照. 然后縮小1020倍, 變?yōu)?52.5x2.5 cm2 或101055 cm2的精細底片. 這叫初縮.將初縮版裝入步進重復照相機, 進一步縮小到22 cm2或3.53.5 cm2,

13、一步一幅印到鉻(Cr)板上, 形成一個陣列.早期掩膜制作方法：人們先把版圖(layout)分層畫在紙上,IC、Mask & Wafer圖3.3IC、Mask & Wafer圖3.3整版和接觸式曝光在這種方法中, 掩膜和晶圓是一樣大小的. 對應于3”8”晶圓, 需要3”8”掩膜. 不過晶圓是圓的, 掩膜是方的這樣制作的掩膜圖案失真較大, 因為版圖畫在紙上, 熱脹冷縮, 受潮起皺, 鋪不平等初縮時, 照相機有失真步進重復照相, 同樣有失真從mask到晶圓上成像, 還有失真.整版和接觸式曝光在這種方法中, 掩膜和晶圓是一樣大小的. 對2. 圖案發(fā)生器方法：(PG: Pattern Generator

14、)在PG法中, 規(guī)定layout的基本圖形為矩形. 任何版圖都將分解成一系列各種大小、不同位置和方向的矩形條的組合. 每個矩形條用5個參數進行描述:(X, Y, A, W, H)圖 3.42. 圖案發(fā)生器方法：(PG: Pattern Gener圖案發(fā)生器方法(續(xù))利用這些數據控制下圖所示的一套制版裝置。圖 3.5圖案發(fā)生器方法(續(xù))利用這些數據控制下圖所示的一套制版裝置。3. X射線制版 由于X射線具有較短的波長。它可用來制作更高分辨率的掩膜版。X-ray掩膜版的襯底材料與光學版不同，要求對X射線透明，而不是可見光或紫外線，它們常為Si或Si的碳化物。而Au的沉淀薄層可使得掩膜版對X射線不透

15、明。X射線可提高分辨率，但問題是要想控制好掩膜版上每一小塊區(qū)域的扭曲度是很困難的。3. X射線制版 由于X射線具有較短的波長。它可用來制作4. 電子束掃描法(E-Beam Scanning)采用電子束對抗蝕劑進行曝光，由于高速的電子具有較小的波長。分辨率極高。先進的電子束掃描裝置精度50nm，這意味著電子束的步進距離為50nm，轟擊點的大小也為50nm4. 電子束掃描法(E-Beam Scanning)采用電子電子束光刻裝置: LEICA EBPG5000+電子束光刻裝置: LEICA EBPG5000+電子束制版三部曲：1) 涂抗蝕劑,抗蝕劑采用PMMA.2) 電子束曝光,曝光可用精密掃描儀

16、，電子束制版的一個重要參數是電子束的亮度，或電子的劑量。3) 顯影: 用二甲苯。二甲苯是一種較柔和的有弱極性的顯影劑，顯像速率大約是MIBK/IPA的1/8，用IPA清洗可停止顯像過程。電子束制版三部曲：1) 涂抗蝕劑,抗蝕劑采用PMMA.電子束掃描法(續(xù))電子束掃描裝置的用途:制造掩膜和直寫光刻。電子束制版的優(yōu)點：高精度電子束制版的缺點：設備昂貴制版費用高電子束掃描法(續(xù))電子束掃描裝置的用途:3.2.3 光刻 (Lithography)在IC的制造過程中，光刻是多次應用的重要工序。其作用是把掩膜上的圖型轉換成晶圓上的器件結構。3.2.3 光刻 (Lithography)在IC的制造光刻步驟

17、一、晶圓涂光刻膠：清洗晶圓，在200C溫度下烘干1小時。目的是防止水汽引起光刻膠薄膜出現(xiàn)缺陷。待晶圓冷卻下來，立即涂光刻膠。 正膠：分辨率高，在超大規(guī)模集成電路工藝中，一般只采用正膠 負膠：分辨率差，適于加工線寬3m的線條 光刻膠對大部分可見光靈敏，對黃光不靈敏，可在黃光下操作。再烘晶圓再烘，將溶劑蒸發(fā)掉，準備曝光光刻步驟一、晶圓涂光刻膠：正性膠與負性膠光刻圖形的形成正性膠與負性膠光刻圖形的形成涂光刻膠的方法(見下圖)：光刻膠通過過濾器滴入晶圓中央，被真空吸盤吸牢的晶圓以2000 8000轉/分鐘的高速旋轉，從而使光刻膠均勻地涂在晶圓表面。涂光刻膠的方法(見下圖)：光刻膠通過過濾器滴入晶圓中央

18、，被真光刻步驟二、三、四二、曝光: 光源可以是可見光,紫外線, X射線和電子束。 光量，時間取決于光刻膠的型號，厚度和成像深度。三、顯影: 晶圓用真空吸盤吸牢，高速旋轉，將顯影液噴射到晶圓上。顯影后，用清潔液噴洗。四、烘干: 將顯影液和清潔液全部蒸發(fā)掉。光刻步驟二、三、四二、曝光: 光源可以是可見光,紫外線, X幾種常見的光刻方法接觸式光刻：分辨率較高，但是容易造成掩膜版和光刻膠膜的損傷。接近式曝光：在硅片和掩膜版之間有一個很小的間隙(1025m)，可以大大減小掩膜版的損傷，分辨率較低投影式曝光：利用透鏡或反射鏡將掩膜版上的圖形投影到襯底上的曝光方法，目前用的最多的曝光方式幾種常見的光刻方法接

19、觸式光刻1. 接觸式曝光方式中，把掩膜以0.05 0.3ATM 的壓力壓在涂光刻膠的晶圓上，曝光光源的波長在0.4m左右。接觸式光刻1. 接觸式曝光方式中，把掩膜以0.05 0.3曝光系統(tǒng)(下圖): 點光源產生的光經凹面鏡反射得發(fā)散光束，再經透鏡變成平行光束，經45折射后投射到工作臺上。曝光系統(tǒng)(下圖): 點光源產生的光經凹面鏡反射得發(fā)散光束，再掩膜和晶圓之間實現(xiàn)理想接觸的制約因素掩膜本身不平坦，晶圓表面有輕微凸凹，掩膜和晶圓之間有灰塵。 掩膜和晶圓每次接觸產生磨損，使掩膜可使用次數受到限制。掩膜和晶圓之間實現(xiàn)理想接觸的制約因素掩膜本身不平坦，非接觸式光刻 接近式 接近式光刻系統(tǒng)中，掩膜和晶圓

20、之間有2050m的間隙。這樣，磨損問題可以解決。但分辨率下降，當時，無法工作。這是因為，根據惠更斯原理，如圖所示，小孔成像，出現(xiàn)繞射，圖形發(fā)生畸變。非接觸式光刻 接近式縮小投影曝光系統(tǒng)工作原理:水銀燈光源通過聚光鏡投射在掩膜上。掩膜比晶圓小，但比芯片大得多。在這個掩膜中，含有一個芯片或幾個芯片的圖案，稱之為母版。光束通過掩膜后，進入一個縮小的透鏡組，把母版上的圖案，縮小510倍，在晶圓上成像。縮小投影曝光系統(tǒng)工作原理:縮小投影曝光系統(tǒng)(示意圖)縮小投影曝光系統(tǒng)(示意圖)縮小投影曝光系統(tǒng)的特點由于一次曝光只有一個母版上的內容，也就是只有一個或幾個芯片，生產量不高。由于一次曝光只有一個或幾個芯片，

21、要使全部晶圓面積曝光，就得步進。 步進包括XY工作臺的分別以芯片長度和寬度為步長的移動和母版內容的重復曝光。投影方式分辨率高，且基片與掩膜間距較大, 不存在掩膜磨損問題。縮小投影曝光系統(tǒng)的特點由于一次曝光只有一個母版上的內容，也就 圖形刻蝕技術 (Etching Technology) 雖然，光刻和刻蝕是兩個不同的加工工藝，但因為這兩個工藝只有連續(xù)進行，才能完成真正意義上的圖形轉移。在工藝線上，這兩個工藝是放在同一工序，因此，有時也將這兩個工藝步驟統(tǒng)稱為光刻。 濕法刻蝕：利用液態(tài)化學試劑或溶液通過化學反應進行刻蝕的方法。干法刻蝕：主要指利用低壓放電產生的等離子體中的離子或游離基(處于激發(fā)態(tài)的分

22、子、原子及各種原子基團等)與材料發(fā)生化學反應或通過轟擊等物理作用而達到刻蝕的目的。 圖形刻蝕技術 (Etching Technology濕法刻蝕首先要用適當(包含有可以分解表面薄層的反應物)的溶液浸潤刻蝕面，然后清除被分解的材料。如SiO2在室溫下可被HF酸刻蝕。濕法刻蝕:濕法化學刻蝕在半導體工藝中有著廣泛應用：磨片、拋光、清洗、腐蝕優(yōu)點是選擇性好、重復性好、生產效率高、設備簡單、成本低缺點是鉆蝕嚴重、對圖形的控制性較差。濕法刻蝕首先要用適當(包含有可以分解表面薄層的反應物)的溶液干法刻蝕濺射與離子束刻蝕：通過高能惰性氣體離子的物理轟擊作用刻蝕，各向異性性好，但選擇性較差等離子刻蝕(Plasm

23、a Etching)：利用放電產生的游離基與材料發(fā)生化學反應，形成揮發(fā)物，實現(xiàn)刻蝕。選擇性好、對襯底損傷較小，但各向異性較差反應離子刻蝕(Reactive Ion Etching，簡稱為RIE)：通過活性離子對襯底的物理轟擊和化學反應雙重作用刻蝕。具有濺射刻蝕和等離子刻蝕兩者的優(yōu)點，同時兼有各向異性和選擇性好的優(yōu)點。目前，RIE已成為VLSI工藝中應用最廣泛的主流刻蝕技術干法刻蝕濺射與離子束刻蝕：通過高能惰性氣體離子的物理轟擊作用干法刻蝕反應離子刻蝕RIE RIE發(fā)生在反應爐中，基片(晶圓)被放在一個已被用氮氣清洗過的托盤上，然后，托盤被送進刻蝕室中，在那里托盤被接在下方的電極上。刻蝕氣體通過

24、左方的噴口進入刻蝕室。RIE的基板是帶負電的。正離子受帶負電的基板吸引，最終以近乎垂直的方向射入晶體，從而使刻蝕具有良好的方向性。圖 3.12干法刻蝕反應離子刻蝕RIE RIE發(fā)生在反應爐中，基片臺灣AST Cirie-200等離子體刻蝕設備臺灣AST Cirie-200等離子體刻蝕設備3.2.4 摻雜摻雜目的、原理和過程摻雜的目的是以形成特定導電能力的材料區(qū)域,包括N型或P型半導體層和絕緣層。是制作各種半導體器件和IC的基本工藝。經過摻雜，原材料的部分原子被雜質原子代替,材料的導電類型決定于雜質的種類。摻雜可與外延生長同時進行，也可在其后，例如，雙極性硅IC的摻雜過程主要在外延之后，而大多數

25、GaAs及InP器件和IC的摻雜與外延同時進行。3.2.4 摻雜摻雜目的、原理和過程熱擴散摻雜 熱擴散是最早也是最簡單的摻雜工藝，主要用于Si工藝。 施主雜質用P，As，Sb，受主雜質可用B，Al。要減少少數載流子的壽命，也可摻雜少量的金 一般要在很高的溫度(9501280)下進行, 磷、硼、砷等在二氧化硅層中的擴散系數均遠小于在硅中的擴散系數，可以利用氧化層作為雜質擴散的掩蔽層 擴散過程中，溫度與時間是兩個關鍵參數。熱擴散摻雜 熱擴散是最早也是最簡單的摻雜工藝，主要用于Si工離子注入法 離子注入技術是20世紀50年代開始研究，70年代進入工業(yè)應用階段的。隨著VLSI超精細加工技術的進展，現(xiàn)已

26、成為各種半導體攙雜和注入隔離的主流技術。離子注入法 離子注入技術是20世紀50年代開始研究，7 離子注入機包含離子源，分離單元，加速器，偏向系統(tǒng)，注入室等。離子注入機圖 3.8 離子注入機包含離子源，分離單元，加速器，偏向系統(tǒng)，注離子注入機工作原理首先把待攙雜物質如B，P，As等離子化，利用質量分離器(Mass Seperator)取出需要的雜質離子。分離器中有磁體和屏蔽層。由于質量，電量的不同，不需要的離子會被磁場分離，并且被屏蔽層吸收。通過加速管，離子被加速到一個特定的能級，如10500ke。通過四重透鏡，聚成離子束，在掃描系統(tǒng)的控制下，離子束轟擊在注入室中的晶圓上。在晶圓上沒有被遮蓋的區(qū)

27、域里，離子直接射入襯底材料的晶體中，注入的深度取決于離子的能量。最后一次偏轉(deflect)的作用是把中性分離出去faraday cup的作用是用來吸收雜散的電子和離子離子注入機工作原理首先把待攙雜物質如B，P，As等離子化，注入法的優(yōu)缺點優(yōu)點：摻雜的過程可通過調整雜質劑量及能量來精確的控制，雜質分布的均勻?？蛇M行小劑量的摻雜?？蛇M行極小深度的摻雜。較低的工藝溫度，故光刻膠可用作掩膜?？晒诫s的離子種類較多，離子注入法也可用于制作隔離島。在這種工藝中，器件表面的導電層被注入的離子（如+）破壞，形成了絕緣區(qū)。缺點：費用高昂在大劑量注入時半導體晶格會被嚴重破壞并很難恢復注入法的優(yōu)缺點優(yōu)點：退 火

28、退火：也叫熱處理，集成電路工藝中所有的在氮氣等不活潑氣氛中進行的熱處理過程都可以稱為退火作用：激活雜質：使不在晶格位置上的離子運動到晶格位置，以便具有電活性，產生自由載流子，起到雜質的作用消除注入引起的損傷退火方式：爐退火快速退火：脈沖激光法、掃描電子束、連續(xù)波激光、非相干寬帶頻光源(如鹵光燈、電弧燈、石墨加熱器、紅外設備等)退 火退火：也叫熱處理，集成電路工藝中所有的在氮氣等不3.6 絕緣層形成 在整個電子工程中，導體與絕緣體是互補而又相對的。在器件與IC工藝里也如此。在制作器件時，必須同時制作器件之間，工作層及導線層之間的絕緣層。在MOS器件里，柵極與溝道之間的絕緣更是必不可少的。 絕緣層

29、與隔離島的另一些功能包括： 充當離子注入及熱擴散的掩膜作為生成器件表面的鈍化層，以保護器件不受外界影響。3.6 絕緣層形成 在整個電子工程中，導體與絕緣體是互補氧化硅的形成方法平面上的絕緣層可通過腐蝕和/或離子注入法制成。垂直方向上的不同層之間的絕緣可以使用絕緣層。絕緣層可用氧化及淀積法制成。在所有的Si工藝中，Si02被廣泛用于制作絕緣層，其原因在于Si02層可直接在Si表面用干法或濕法氧化制成Si02層可用作阻止離子注入及熱擴散的掩模。SiO2是一種十分理想的電絕緣材料，它的化學性質非常穩(wěn)定，室溫下它只與氫氟酸發(fā)生化學反應。氧化硅的形成方法平面上的絕緣層可通過腐蝕和/或離子注入法制成氧化硅

30、層的主要作用在MOS電路中作為MOS器件的絕緣柵介質，器件的組成部分擴散時的掩蔽層，離子注入的(有時與光刻膠、Si3N4層一起使用)阻擋層作為集成電路的隔離介質材料作為電容器的絕緣介質材料作為多層金屬互連層之間的介質材料作為對器件和電路進行鈍化的鈍化層材料氧化硅層的主要作用在MOS電路中作為MOS器件的絕緣柵介質，IC工藝3.3 BJT工藝3.4 MOS工藝3.5 BiMOS工藝3.6 MESFET工藝與HEMT工藝3.3 BJT工藝IC工藝3.3 BJT工藝3.3 BJT工藝1. 二極管 （PN結） 電路符號：+-有電流流過沒有電流流過P-SiN-Si+-雙極集成電路的基本元素1. 二極管

31、（PN結） 1. 二極管 （PN結） 電路符號：+-有電流流過沒有1. 二極管 （PN結） np雙極集成電路的基本元素1. 二極管 （PN結） np雙極集成電路的基本元素2. 雙極型 晶體管pnpB端E端C端ECBnpnB端E端C端CBENPNBECPNPBEC雙極集成電路的基本元素2. 雙極型 晶體管pnpB端E端C端ECBnpnB端E端CCBENPNBEC?BECnpN+BECCBENPNBEC?BECnpN+BEC3.3 雙極集成電路中元件的隔離BECnpnBECnpnCBECBEEBEBC3.3 雙極集成電路中元件的隔離BECnpnBECnpnBECpnBECpnnn雙極集成電路中元件

32、的隔離介質隔離PN隔離BECpn+nBECpnn+n+n+n+n+P-SiP+P+P+SBECpnBECpnnn雙極集成電路中元件的隔離介質隔離PN1.1.2 雙極集成電路元件的形成過程、結構和寄生效應BECpn+n-epin+P-SiP+P+S四層三結結構的雙極晶體管發(fā)射區(qū)(N+型)基區(qū)(P型)集電區(qū)(N型外延層)襯底(P型)雙極集成電路元件斷面圖n+-BL1.1.2 雙極集成電路元件的形成過程、結構和寄生效應B雙極集成電路等效電路CBEpn+n-epin+n+-BLP-SiP+P+SC(n)B(p)E(n+)npnpnpS(p)等效電路隱埋層作用：1. 減小寄生pnp管的影響 2. 減小集

33、電極串聯(lián)電阻襯底接最低電位雙極集成電路等效電路CBEpn+n-epin+n+-BLP-典型PN結隔離雙極集成電路中元件的形成過程1:襯底選擇 確定襯底材料類型CBEpn+n-epin+P-SiP+P+Sn+-BLP型硅(p-Si) 確定襯底材料電阻率10.cm 確定襯底材料晶向（111）偏離250典型PN結隔離雙極集成電路中元件的形成過程1:襯底選擇 確定典型PN結隔離雙極集成電路中元件的形成過程2:第一次光刻-N+隱埋層擴散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL P-Si襯底N+隱埋層典型PN結隔離雙極集成電路中元件的形成過程2:第一次光刻-具體步驟如下：1生長二氧化硅

34、（濕法氧化）：Si(固體)+ 2H2O SiO2（固體）+2H2 Si-襯底 SiO2具體步驟如下：Si(固體)+ 2H2O SiO2（固體）2隱埋層光刻：涂膠腌膜對準曝光光源顯影2隱埋層光刻：涂膠腌膜對準曝光光源顯影As摻雜（離子注入）刻蝕（等離子體刻蝕）去膠N+去除氧化膜3N+摻雜：N+P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepiAs摻雜（離子注入）刻蝕（等離子體刻蝕）去膠N+去除氧化膜3P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN結隔離雙極集成電路中元件的形成過程3:外延層主要設計參數 外延層的電阻率; 外延層的

35、厚度Tepi;AATepi xjc+xmc +TBL-up+tepi-ox后道工序生成氧化層消耗的外延厚度基區(qū)擴散結深TBL-uptepi-oxxmcxjc集電結耗盡區(qū)寬度隱埋層上推距離TTL電路：37m模擬電路：717mP-SiTepiCBEpn+n-epin+P-SiP+P+S典型PN結隔離雙極集成電路中元件的形成過程4:第二次光刻-P隔離擴散孔光刻P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepi典型PN結隔離雙極集成電路中元件的形成過程4:第二次光刻-典型PN結隔離雙極集成電路中元件的形成過程5:第三次光刻-P型基區(qū)擴散孔光刻CBEpn+n-epin+P-S

36、iP+P+Sn+-BL典型PN結隔離雙極集成電路中元件的形成過程5:第三次光刻-典型PN結隔離雙極集成電路中元件的形成過程6:第四次光刻-N+發(fā)射區(qū)擴散孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN結隔離雙極集成電路中元件的形成過程6:第四次光刻-典型PN結隔離雙極集成電路中元件的形成過程7:第五次光刻-引線孔光刻CBEpn+n-epin+P-SiP+P+Sn+-BL典型PN結隔離雙極集成電路中元件的形成過程7:第五次光刻-典型PN結隔離雙極集成電路中元件的形成過程8:鋁淀積典型PN結隔離雙極集成電路中元件的形成過程8:鋁淀積典型PN結隔離雙極集成電路中元件的形成過程9:

37、第六次光刻-反刻鋁典型PN結隔離雙極集成電路中元件的形成過程9:第六次光刻-雙極集成電路元件斷面圖BECpn+n-epin+P+P+SP-Sin+-BLBECSAAP+隔離擴散P基區(qū)擴散N+擴散接觸孔鋁線隱埋層雙極集成電路元件斷面圖BECpn+n-epin+P+P+SPBECpn+n-epin+P+P+SP-Sin+-BL為了減小集電極串聯(lián)電阻,飽和壓降小，電阻率應取小.為了減小結電容,擊穿電壓高，外延層下推小,電阻率應取大;折中TTL電路：0.2.cm模擬電路：0.55.cmBECpn+n-epin+P+P+SP-Sin+-BL為了減CBECSP+隔離擴散P基區(qū)擴散N+擴散接觸孔鋁線隱埋層A

38、ABBCC作業(yè): 1. 畫出NPN晶體管的版圖，并標注各區(qū)域的摻雜類型（直接在圖上標）,寫出實現(xiàn)該NPN晶體管至少需要多少次光刻以及每次光刻的目的。2. 畫出下圖示例在A-A,B-B C-C處的斷面圖。CBECSP+隔離擴散P基區(qū)擴散N+擴散接觸孔鋁線隱埋層AA3.結合雙極性晶體管版圖解釋名詞：隱埋層、寄生晶體管、PN結隔離3.結合雙極性晶體管版圖解釋名詞：隱埋層、寄生晶體管、PN結IC工藝3.3 BJT工藝3.4 MOS工藝 P阱CMOS工藝 N阱CMOS工藝 雙阱CMOS工藝 BiCMOS集成電路的工藝3.5 BiMOS工藝3.6 MESFET工藝與HEMT工藝 MOS工藝IC工藝3.3

39、BJT工藝 P阱CMOS工藝 N2022/9/21MOS晶體管的動作 MOS晶體管實質上是一種使電流時而流過，時而切斷的開關n+n+P型硅基板柵極（金屬）絕緣層（SiO2）半導體基板漏極源極N溝MOS晶體管的基本結構源極(S)漏極(D)柵極(G)2022/9/21MOS晶體管的動作 MOS晶體管實質上是2022/9/21silicon substratesourcedraingateoxideoxidetop nitride氮化物metal connection to sourcemetal connection to gatemetal connection to drainpolysili

40、con gate多晶硅柵doped silicon摻雜硅field oxidegate oxideMOS晶體管的立體結構2022/9/21silicon substratesour2022/9/21silicon substrate在硅襯底上制作MOS晶體管2022/9/21silicon substrate在硅襯底2022/9/21silicon substrateoxidefield oxide2022/9/21silicon substrateoxid2022/9/21silicon substrateoxidePhotoresist 光刻膠2022/9/21silicon substr

41、ateoxid2022/9/21Shadow on photoresistphotoresistExposed area of photoresistChrome platedglass mask鉻鍍金的玻璃屏Ultraviolet Light紫外線silicon substrateoxide2022/9/21Shadow on photoresist2022/9/21非感光區(qū)域silicon substrate感光區(qū)域oxidephotoresist2022/9/21非感光區(qū)域silicon substrat2022/9/21silicon substrateoxidephotoresist

42、photoresist顯影2022/9/21silicon substrateoxid2022/9/21silicon substrateoxideoxidesilicon substratephotoresist腐蝕2022/9/21silicon substrateoxid2022/9/21silicon substrateoxideoxidesilicon substratefield oxide去膠2022/9/21silicon substrateoxid2022/9/21silicon substrateoxideoxidegate oxidethin oxide layer202

43、2/9/21silicon substrateoxid2022/9/21silicon substrateoxideoxidePolysilicon多晶硅gate oxide2022/9/21silicon substrateoxid2022/9/21silicon substrateoxideoxidegategateultra-thin超薄 gate oxidepolysilicongate2022/9/21silicon substrateoxid2022/9/21silicon substrateoxideoxidegategatephotoresistScanning directi

44、on of ion beam離子束掃描方向implanted ions in active region of transistorsImplanted ions in photoresist to be removed during resist strip. sourcedrainion beam2022/9/21silicon substrateoxid2022/9/21silicon substrateoxideoxidegategatesourcedraindoped silicon摻雜硅2022/9/21silicon substrateoxid2022/9/21自對準工藝在有源區(qū)

45、上覆蓋一層薄氧化層淀積多晶硅，用多晶硅柵極版圖刻蝕多晶硅以多晶硅柵極圖形為掩膜板，刻蝕氧化膜離子注入2022/9/21自對準工藝在有源區(qū)上覆蓋一層薄氧化層2022/9/21silicon substratesourcedraingate2022/9/21silicon substratesour2022/9/21silicon substrategatecontact holes接觸孔drainsource2022/9/21silicon substrategate2022/9/21silicon substrategatecontact holesdrainsource2022/9/21si

46、licon substrategate2022/9/21完整的簡單MOS晶體管結構silicon substratesourcedraingateoxideoxidetop nitride氮化物metal connection to sourcemetal connection to gatemetal connection to drainpolysilicon gate多晶硅柵doped siliconfield oxidegate oxide2022/9/21完整的簡單MOS晶體管結構silicon 2022/9/21CMOSP型 si subn+gateoxiden+gateoxide

47、oxidep+p+反相器2022/9/21CMOSP型 si subn+gateo2022/9/21VDDP阱工藝N阱工藝雙阱工藝P-P+P+N+N+P+N+VSSVOUTVINVDDN-P+P+N+N+P+N+VSSVOUTVINVDDP-P+P+N+N+P+N+VSSVOUTVINN-SiP-SiN-I-SiN+-Si基本的CMOS晶體管工藝2022/9/21VDDP阱工藝N阱工藝雙阱工藝P-P+P+CMOS反相器版圖CMOS反相器版圖CMOS工藝光刻1CMOS工藝光刻1CMOS工藝光刻1CMOS工藝光刻1掩膜板1N 阱擴散掩膜板1N 阱擴散掩膜板2定義有源區(qū)掩膜板2定義有源區(qū)掩膜板3多晶

48、硅柵掩膜板3多晶硅柵掩膜板4n+擴散掩膜板4n+擴散掩膜板4p+擴散掩膜板4p+擴散掩膜板6金屬接觸孔掩膜板6金屬接觸孔掩膜板7產生金屬連線掩膜板7產生金屬連線CMOS反相器切面CMOS反相器切面CMOS反相器物理版圖CMOS反相器物理版圖晶體管尺寸晶體管尺寸作業(yè)結合課本的步驟，理解雙阱CMOS的工藝過程練習在理解N阱CMOS工藝過程的基礎上，試描述P阱CMOS工藝的主要步驟（允許交電子版）作業(yè)結合課本的步驟，理解雙阱CMOS的工藝過程練習在理解N阱3.5 BiCMOS 工藝BJT特點： 速度高，驅動能力強，低噪聲； 但功耗大，集成度低。CMOS特點： 低功耗，集成度高，抗干擾能力強； 但速度

49、低，驅動能力差。BiCMOS工藝技術 將雙極與CMOS器件制作在同一芯片上，這樣就結合了雙極器件的高跨導、強驅動和CMOS器件高集成度、低功耗的優(yōu)點，使它們互相取長補短、發(fā)揮各自優(yōu)點，從而實現(xiàn)高速、高集成度、高性能的超大規(guī)模集成電路。3.5 BiCMOS 工藝BJT特點： 幾種IC工藝速度功耗區(qū)位圖TTL 幾種IC工藝速度功耗區(qū)位圖TTLBiCMOS工藝分類BiCMOS工藝技術大致可以分為兩類：分別是以CMOS工藝為基礎的BiCMOS工藝和以雙極工藝為基礎的BiCMOS工藝。一般來說，以CMOS工藝為基礎的BiCMOS工藝對保證CMOS器件的性能比較有利，同樣以雙極工藝為基礎的BiCMOS工藝

50、對提高保證雙極器件的性能有利。BiCMOS工藝分類BiCMOS工藝技術大致可以分為兩類：分2.5.1 以P阱CMOS工藝為基礎的BiCMOS工藝以P阱CMOS工藝為基礎是指在標準的CMOS工藝流程中直接構造雙極晶體管，或者通過添加少量的工藝步驟實現(xiàn)所需的雙極晶體管結構。下圖為通過標準P阱CMOS工藝實現(xiàn)的NPN晶體管的剖面結構示意圖。2.5.1 以P阱CMOS工藝為基礎的BiCMOS工藝以P標準P阱CMOS工藝結構特點由于NPN晶體管的基區(qū)在P阱中，所以基區(qū)的厚度太大，使得電流增益變??；集電極的串聯(lián)電阻很大，影響器件性能；NPN管和PMOS管共襯底，使得NPN管只能接固定電位，從而限制了NPN

51、管的使用。標準P阱CMOS工藝結構特點由于NPN晶體管的基區(qū)在P阱中，2.5.2 以N阱CMOS工藝為基礎的BiCMOS工藝N阱CMOS-NPN體硅襯底結構剖面圖2.5.2 以N阱CMOS工藝為基礎的BiCMOS工藝N阱CN阱CMOS工藝為基礎的BiCMOS工藝與以P阱CMOS工藝為基礎的BiCMOS工藝相比，優(yōu)點包括：工藝中添加了基區(qū)摻雜的工藝步驟，這樣就形成了較薄的基區(qū)，提高了NPN晶體管的性能；制作NPN管的N阱將NPN管與襯底自然隔開，這樣就使得NPN晶體管的各極均可以根據需要進行電路連接，增加了NPN晶體管應用的靈活性。它的缺點：NPN管的集電極串聯(lián)電阻還是太大，影響雙極器件的驅動能力。如果以P+-Si為襯底，并在N阱下設置N+隱埋層，然后進行P型外延，可使NPN管的集電極串聯(lián)電阻減小56倍，還可以使CMOS器件的抗閂鎖性能大大提高。其結構如下圖。N阱CMOS工藝為基礎的BiCMOS工藝與以P阱CMOS工藝N阱CMOS