FPGA在軟件無線電中的應(yīng)用

1、圖16顯示120個真有用戶設(shè)計中，Altera基準測試的面積減小結(jié)果。結(jié)果表明，一些設(shè)計所需的LUT數(shù)量減小了20%，超過40%的設(shè)計面積減小了5%以上。所有設(shè)計面積平均減小了4.2%。據(jù)估算，約有25%的LUT被用于實現(xiàn)復(fù)用器，而復(fù)用器重構(gòu)僅能優(yōu)化這25%，因此平均4.2%意味著復(fù)用器平均減少了17%。盡管復(fù)用器重構(gòu)要緊集中在減小面積上（例如，減少所需4-LUT的數(shù)量），然而對電路速率阻礙不大，電路平均速率僅降低1%。7. 結(jié)論本文闡述了復(fù)用器重構(gòu)算法，該算法能夠?qū)⒃O(shè)計中實現(xiàn)復(fù)用器所需的4-LUT數(shù)量平均減少17%。復(fù)用器重構(gòu)算法的關(guān)鍵在于優(yōu)化復(fù)用器總線。既使附加了操縱邏輯，新優(yōu)化算法仍能夠

2、減小總線上每個比特位的面積。這是由于操縱邏輯能夠由總線共享，其面積代價能夠抵消。壓縮將2:1復(fù)用器三聯(lián)轉(zhuǎn)換為有效的4:1復(fù)用器。盡管可能需要附加LUT對4:1復(fù)用器操縱線進行重新編碼，這種代價能夠通過采納復(fù)用器總線整體壓縮方法來抵消。此外，通過構(gòu)建最大的復(fù)用器樹，可對大量的2:1復(fù)用器三聯(lián)進行轉(zhuǎn)換。本文還引入了能夠提高壓縮算法效率的均衡方法。均衡簡單修改復(fù)用器結(jié)構(gòu)，將壓縮能夠重新編碼的三聯(lián)數(shù)量最大化。本文描述了面向基于4-LUT的FPGA算法，例如Altera Stratix I和Cyclone器件。新的FPGA體系結(jié)構(gòu)可使用不同大小的查找表（如Stratix II體系結(jié)構(gòu)能夠采納4、5、6輸

3、入LUT）?？刹杉{本文闡述的方法來進一步減小這些體系結(jié)構(gòu)的面積。這正是當前研究的主題。8. 參考文獻1 A High Performance 32-bit ALU for Programmable Logic. P. Metzgen. Proceedings of the 2004 ACM/SIGDA 12th international symposium on Field Programmable Gate Arrays. Pp 61-70. 2004.2 Logic Optimization Techniques for Multiplexers. J. Stephenson and P. Metzgen. Mentor User2User Conference 2004, user2user3 The Stratix Device Handbook(vol 1). Altera Corporation, 20044 1076 IEEE Standard VHDL Language Reference Manual. IEEE Computer Society. IEEE Std 1076-2002.5 IEEE Standard Verilog Hardware Desc