三維集成電路

1、精選優(yōu)質(zhì)文檔-傾情為你奉上精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)專心-專注-專業(yè)精選優(yōu)質(zhì)文檔-傾情為你奉上專心-專注-專業(yè)微處理器體系結(jié)構(gòu)綜述題 目 三維集成電路綜述 專 業(yè) 微電子學(xué)與固體電子學(xué) 學(xué) 號 學(xué) 生 韓新輝 指導(dǎo)教師 戴力 2013 年 春 季學(xué)期三維集成電路綜述摘要：本文介紹了集成電路從開始發(fā)展到SOC再到NOC以及后來的三維集成電路中應(yīng)用的3D NOC。然后從工藝（SOI技術(shù)和TSV技術(shù)）、拓?fù)浣Y(jié)構(gòu)、功耗等方面闡述了研究現(xiàn)狀、需要亟待解決的技術(shù)問題以后發(fā)展方向。最后，對文章做了總結(jié)。關(guān)鍵字：3D NOC 三維集成電路 TSV 拓?fù)浣Y(jié)構(gòu) 功耗1 引言從1947年第一個(gè)半導(dǎo)體

2、晶體管的發(fā)明,到1958年采用硅平面工藝的集成電路誕生,直到后來的SOC,半導(dǎo)體集成電路一直遵循著摩爾定律高速發(fā)展著。隨著集成電路技術(shù)的不斷發(fā)展，在單一芯片上集成更多的資源已經(jīng)成為片上系統(tǒng)（SOC）設(shè)計(jì)的重要挑戰(zhàn)。在當(dāng)前的高性能SOC設(shè)計(jì)中，已經(jīng)可以包含多個(gè)處理器、存儲(chǔ)器、模擬電路、數(shù)?；旌想娐返炔煌腎P單元。當(dāng)SOC變得越來越復(fù)雜時(shí)，芯片的速度、功耗、面積、總線交換的效率等成為高性能SOC設(shè)計(jì)面臨的最大問題。尤其是總線架構(gòu)的系統(tǒng)結(jié)構(gòu)大大的限制了SOC多個(gè)核之間高效的數(shù)據(jù)通信。其主要表現(xiàn)在三個(gè)方面：（1）擴(kuò)展性差；（2）線通信效率低；（3）單一時(shí)鐘同步問題。1999年前后，一些研究機(jī)構(gòu)開始使

3、用系統(tǒng)的方法研究SOC通信單元，將計(jì)算機(jī)網(wǎng)絡(luò)技術(shù)移植到芯片設(shè)計(jì)中來，提出了一種全新的集成電路體系結(jié)構(gòu)NOC(Network On Chip)，從體系結(jié)構(gòu)上徹底解決總線架構(gòu)帶來的問題。NoC具有更高的帶寬，它的網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)提供了良好的可擴(kuò)展性；由于NOC所使用的通信協(xié)議層本身屬于獨(dú)立的資源，因此提供了支持高效率可重用設(shè)計(jì)方法學(xué)的體系結(jié)構(gòu)；NoC使用全局異步局部同步(Global Asynchronous Local Synchronous,GALS)機(jī)制，每一個(gè)資源節(jié)點(diǎn)都工作在自己的時(shí)鐘域,而不同的資源節(jié)點(diǎn)之間則通過OCN進(jìn)行異步通訊，很好地解決了總線結(jié)構(gòu)的單一時(shí)鐘同步問題。然而，二維片上網(wǎng)絡(luò)結(jié)

4、構(gòu)隨著核數(shù)的增加，通信性能并不能成比例的提升，因而限制了整個(gè)系統(tǒng)的性能。三維集成電路制造技術(shù)可以通過將原二維集成電路中較長的水平互聯(lián)線替換為較短的垂直互聯(lián)線來改善整個(gè)集成電路系統(tǒng)的功耗，提高器件的集成度，并可以提供更到的性能。目前，三維片上網(wǎng)絡(luò)技術(shù)是解決二維片上多核處理器互連瓶頸的有效方案之一，并愈來愈收到研究界的關(guān)注。但是，3D NOC設(shè)計(jì)面臨的嚴(yán)峻挑戰(zhàn)有很多，比如工藝、功耗、仿真驗(yàn)證等。2 三維集成電路關(guān)鍵性技術(shù)2.1 工藝2.1.1 SOI技術(shù)集成電路三維化，最基本的問題就是要把器件在相容的工藝條件下制作成縱向疊加結(jié)構(gòu)。最大的麻煩是有源器件晶體管。高水平的MOS晶體管都是以質(zhì)量非常好的硅

5、單晶作為基片襯底。三維化后襯底必須是薄膜結(jié)構(gòu)的硅單晶層。典型的高質(zhì)量硅單晶膜層是在硅單晶體上通過外延的方法獲得。三維結(jié)構(gòu)中就不能簡單的沿用這種外延，原因是縱向疊加的晶體管之間必須是電學(xué)隔離的，器件必須是絕緣層，亦即在三維結(jié)構(gòu)中要求在絕緣層上長出高質(zhì)量的硅單晶薄膜（SOI）。在絕緣層上制作用于集成電路三維結(jié)構(gòu)的硅單晶膜層是難度很大的技術(shù)，它既要克服由于異質(zhì)襯底晶格結(jié)構(gòu)不同引起的缺陷，甚至難以形成單晶薄膜的問題，又要尋找心的工藝條件克服高溫生長單晶薄膜引起的自摻雜效應(yīng)。當(dāng)?shù)讓又型瓿捎性雌骷圃旌?，在其上形成絕緣層和硅單晶膜的工藝過程中，要防止對襯底層器件性能產(chǎn)生的有害影響甚至結(jié)構(gòu)的破壞。由于襯底材

6、料和薄膜加工方法的不同，SOI的形成技術(shù)又可分成很多種：1 SOS，硅單晶薄膜長在藍(lán)寶石上2 高劑量粒子注入到硅中形成SOI3 CVD外延橫向生長4 激光再結(jié)晶 SOI應(yīng)用于集成電路技術(shù)，尤其是三維結(jié)構(gòu)的CMOS集成電路，具有很多突出的有點(diǎn)：1 它可以堆垛有源區(qū)，因而可以成倍提高集成密度。2 不需要P阱N阱，節(jié)省了器件面積，簡化了工藝。3 器件制作在絕緣層上，克服了閉鎖效應(yīng)。2.1.2 TSV技術(shù)硅通孔(TSV)是三維集成電路中堆疊芯片實(shí)現(xiàn)互聯(lián)的一種新技術(shù)解決方案.它是一種系統(tǒng)級構(gòu)架的新方法,內(nèi)部含有多個(gè)平面器件層的疊層,并經(jīng)由TSV垂直方向?qū)崿F(xiàn)相互連接。圖1 用于3D晶圓級疊層TSV結(jié)構(gòu)示意

7、圖如圖1所示，采用這種方式可以大幅縮小芯片尺寸,提高芯片的晶體管密度,改善層間電氣互聯(lián)性能,提升芯片運(yùn)行速度,降低芯片的功耗、設(shè)計(jì)難度和成本。以TSV互連技術(shù)為核心的三維集成技術(shù)主要影響的是芯片之間的互聯(lián)結(jié)構(gòu)，因此這種技術(shù)主要減小的是芯片見互聯(lián)需要的電路板面積。該技術(shù)一般是采用多塊存儲(chǔ)或邏輯功能芯片垂直堆疊在一起，并將堆疊結(jié)構(gòu)中上一層芯片中制出的TSV連接在下層芯片頂部焊盤上的方式來實(shí)現(xiàn)。TSV互連所需的關(guān)鍵技術(shù)：（1）TSV制作Z軸互連是穿透襯底且相互電隔離的連接，TSV的尺寸取決于在單層上需要的數(shù)據(jù)獲取帶寬。（2）對準(zhǔn)和鍵合技術(shù)即芯片和晶圓之間，或者晶圓與晶圓之間。TSV鍵合采用的工藝有金

8、屬金屬鍵合技術(shù)和高分子粘結(jié)技術(shù)等。金屬金屬鍵合技術(shù)是一種趨勢，因?yàn)檫@種技術(shù)可以同時(shí)實(shí)現(xiàn)機(jī)械和電學(xué)的接觸界面。TSV互連尚待解決的關(guān)鍵技術(shù)難題和挑戰(zhàn)包括以下幾個(gè)方面：（1）通孔的刻蝕；（2）導(dǎo)通孔的填充；（3）導(dǎo)通孔的工藝順序；（4）設(shè)計(jì)與測試技術(shù)；3 拓?fù)浣Y(jié)構(gòu)三維片上網(wǎng)絡(luò)的拓?fù)鋵OC的實(shí)時(shí)性、吞吐率、功耗、應(yīng)用層的任務(wù)映射、路由以及芯片的面積影響很大，因此研究三維NOC的拓?fù)渚哂兄匾囊饬x。常見的三維NOC結(jié)構(gòu)：（1） 3D Mesh（2）層疊Mesh（3）纖毛Mesh（4）基于蝶形胖樹的3D NOC（5）基于移位交換的3D NOC（6）XNOTS（7）基于橋接De Bruijn圖的3D N

9、OC （8）基于環(huán)接De Bruijn圖的3D NOC（9）基于雙De Bruijn圖的3D NOC。總的來看，三維NOC的拓?fù)淇煞殖伤念?。?） 基于Mesh的3D NOC。代表有3D Mesh、Staked Mesh、Ciliated Mesh、XNoTs。這類拓?fù)湫螤钜?guī)則、布線簡單，但網(wǎng)絡(luò)延時(shí)較大、功耗較高。（2） 基于De Bruijn圖的3D NOC。代表有DB_pillar、DB_DB、DB_ring。這類拓?fù)渚W(wǎng)絡(luò)直徑和延時(shí)較小，但芯片布線較復(fù)雜。（3） 基于移位交換網(wǎng)的3D NOC。這類拓?fù)渚W(wǎng)絡(luò)直徑較小、擴(kuò)展性好、路由靈活。（4）基于蝶形胖樹的3D NOC。這類網(wǎng)絡(luò)延時(shí)較小，單芯

10、片布線復(fù)雜、實(shí)現(xiàn)難度大。3D NOC解決了三維結(jié)構(gòu)下SOC設(shè)計(jì)中存在的問題，在信息吞吐量、網(wǎng)絡(luò)延時(shí)、芯片功耗與面積等方面比2D NOC有了較大的改進(jìn)。隨著三維封裝技術(shù)的發(fā)展，三維芯片中垂直堆疊的芯片數(shù)目會(huì)越來越多，芯片之間的連線長度會(huì)越來越短，數(shù)據(jù)傳輸速度會(huì)越來越快。在這些物理特性的驅(qū)動(dòng)下，3D NOC的拓?fù)鋵⒊韵聨讉€(gè)方向發(fā)展：設(shè)計(jì)可擴(kuò)展性更強(qiáng)的拓?fù)?，以適應(yīng)芯片數(shù)目增多造成的IP核數(shù)目增多的系統(tǒng)要求；降低芯片中布線的復(fù)雜度，以容納更多的IP核；充分利用垂直方向上的連線短、數(shù)據(jù)傳輸速度快的特性，采用分級拓?fù)涞姆绞?，設(shè)計(jì)出更高效的網(wǎng)絡(luò)拓?fù)洹? 功耗目前TSV技術(shù)雖然已經(jīng)初步開始實(shí)現(xiàn)商業(yè)應(yīng)用,但是

11、主要應(yīng)用領(lǐng)域還局限于制造存儲(chǔ)器方面,即使是下一步計(jì)劃也僅限于將存儲(chǔ)器和寄存器堆疊在一起并用TSV互連，所以TSV目前還沒能成為一個(gè)成熟的技術(shù)被靈活應(yīng)用到3D IC中。其主要原因有幾點(diǎn)：各種理論模型還不完善；TSV技術(shù)還未標(biāo)準(zhǔn)化；設(shè)計(jì)的復(fù)雜性太高、集成組裝和測試難度大；制作工藝復(fù)雜、成本較高；散熱困難等等。正因如此，研究人員對其展開了大量了研究。TSV電學(xué)參數(shù)的提取對于研究3D NOC功耗是不可或缺的一步。其中，IMEC的研究人員Guruparsad Katti等人通過解極坐標(biāo)下的泊松方程等方式提取了單個(gè)TSV的RLC參數(shù)，并進(jìn)行了仿真驗(yàn)證，仿真的結(jié)構(gòu)誤差很??；Ioannis Savidis也獨(dú)

12、立提取了TSV的電感電容和電阻的封閉表達(dá)式；而Lionel Cadix等人則使用了Response Surface Methodology方法來提取了TSV的RF電學(xué)參數(shù)；在此基礎(chǔ)上，蘇州大學(xué)李文石研究了二位和三維集成電路的熱阻計(jì)算，分析出了熱阻參數(shù)是嚴(yán)重影響3D集成電路發(fā)展的瓶頸；西安電子科技大學(xué)的朱樟明等人要就了考慮硅通孔的三維集成電路最高溫度模型和熱傳輸解析模型，得出了硅通孔面積和間距等因素對三維集成電路發(fā)熱的影響；大連理工大學(xué)杜秀云等人建立了三維集成電路TSV結(jié)構(gòu)的有限元數(shù)值模擬分析模型，對三維集成電路工作熱載荷工況進(jìn)行有限元仿真；南京大學(xué)秦云海等人研究了面向功耗的三維片上網(wǎng)絡(luò)路由協(xié)議

13、,改善了網(wǎng)絡(luò)功耗分布,是的最大功耗和功耗方差在最優(yōu)情況下可分別優(yōu)化11.57%和24.61%。5總結(jié)隨著芯片集成度的不斷增加，集成電路三維化是一種必然的趨勢，片上網(wǎng)絡(luò)的三維化也是解決二維片上網(wǎng)絡(luò)隨著核數(shù)的增加引起的瓶頸的重要方法。本文先介紹了從集成電路發(fā)展開始到后來的SOC，集成度的高度提升是SOC面臨的重要挑戰(zhàn)，尤其是總線架構(gòu)的系統(tǒng)結(jié)構(gòu)大大的限制了SOC多個(gè)核之間高效的數(shù)據(jù)通信。針對這些問題，NOC隨之被提出，它從體系結(jié)構(gòu)上徹底解決總線架構(gòu)帶來的問題。但是，二維片上網(wǎng)絡(luò)結(jié)構(gòu)隨著核數(shù)的增加，通信性能并不能成比例的提升，因而限制了整個(gè)系統(tǒng)的性能，片上網(wǎng)絡(luò)三維化也就成了解決這個(gè)問題必然的趨勢。三維

14、集成電路還是一個(gè)新技術(shù)，目前還面臨著很多關(guān)鍵性技術(shù)的挑戰(zhàn)。工藝方面，首先，三維集成電路硅單晶絕緣層硅單晶，需要將SOI技術(shù)應(yīng)用在三維結(jié)構(gòu)上，難度很大。其次是硅通孔（TSV）技術(shù)，TSV在垂直方向?qū)崿F(xiàn)相互連接，是集成電路三維化的重要技術(shù)，關(guān)鍵技術(shù)尚待解決。拓?fù)浣Y(jié)構(gòu)方面，三維片上網(wǎng)絡(luò)的拓?fù)鋵OC的實(shí)時(shí)性、吞吐率、功耗、應(yīng)用層的任務(wù)映射、路由以及芯片的面積影響很大，因此研究三維NOC的拓?fù)渚哂兄匾囊饬x。文中列舉了現(xiàn)有的一些拓?fù)浣Y(jié)構(gòu)，并且根據(jù)其各自特點(diǎn)將這些拓?fù)浣Y(jié)構(gòu)分成4大類，并指出了3D NOC的拓?fù)涞陌l(fā)展方向。功耗方面，文中羅列了一些TSV電學(xué)參數(shù)提取的研究現(xiàn)狀和在此基礎(chǔ)上國內(nèi)針對三維集成電路

15、功耗所做的研究。參考文獻(xiàn)1徐秋霞，馬俊如；SOI技術(shù)與三維集成電路，真空科學(xué)與技術(shù)，1988.42吳向東；三維集成封裝中的TSV互連工藝研究進(jìn)展，2012.93陳亦歐，胡劍浩，凌翔；三維片上網(wǎng)絡(luò)拓?fù)溲芯浚?009.24 Stanley F B, Pratim P P. Networks-on-chip in a threedimensional environment: a performance evaluation. IEEE Transaction on Computer, 20095蔡覺平，江鵬；TSV功耗建模與3D NoC功耗分析，2012.16Gurupasad Katti,Michele Stucchi,Kristin De Meyer,Electrical Modeling and Characterization of ThroughSilicon via for Three-Dimensional ICs.