Verilog組合邏輯設(shè)計

1、 PAGE PAGE 15電 子 科 技 大 學(xué)實(shí)驗報告學(xué)生姓名：ZYZ學(xué) 號：2014060103026指導(dǎo)教師：DJ一、實(shí)驗項目名稱： Verilog 組合邏輯設(shè)計二、實(shí)驗?zāi)康模菏褂?ISE 軟件和 Verilog 語言進(jìn)行組合邏輯的設(shè)計與實(shí)現(xiàn)。三、實(shí)驗內(nèi)容：13-8 譯碼器的設(shè)計和實(shí)現(xiàn)。244實(shí)驗要求如下：Verilog編寫仿真測試代碼。編寫約束文件，使輸入、輸出信號與開發(fā)板的引腳對應(yīng)。FPGALed四、實(shí)驗原理：3-8 譯碼器。表1 74x138 真值表。表 1 74x138 譯碼器的真值表輸入輸出G1G2A_LG2B_LCBAY7_LY6_LY5_LY4_LY3_LY2_LY1_LY

2、0_L0 xxxxx11111111x1xxxx11111111xx1xxx111111111000001111111010000111111101100010111110111000111111011110010011101111100101110111111001101011111110011101111111根據(jù) 3-8 譯碼器的真值表，可得輸出的函數(shù)表達(dá)式為G G2A_LG2B_L Y0_LCBAGY1_ L CBAG Y2_ L CBAY3_L CBAG Y4_ L CBAY5_L CBAGY6_LCBAG Y7_LCBA根據(jù)上述函數(shù)表達(dá)式，可畫出邏輯電路圖為。圖 1 3-8 譯碼器

3、的邏輯電路圖2. 又稱為復(fù)用器（Multiplexer）,MUX 來表示。數(shù)據(jù)輸入SY表 數(shù)據(jù)輸入SYD0D1000001001001110100100111101011112 1 1 所示，其中，D0、D1 2 為：Y SD0SD1如果輸入再加上低有效的輸入使能端，則輸出的表達(dá)式變?yōu)閅 EN _ L (SD0SD )1 EN _ L S D0EN _LSD1根據(jù)上述函數(shù)表達(dá)式，可畫出 2 輸入 4 位多路選擇器的邏輯電路圖為。圖 2 2 輸入 4 位多路選擇器的邏輯電路圖2. 1 位全加器的真值表如下輸入變量輸出變量表 3 1 輸入變量輸出變量ABCiCi+1S000000010101001

4、011101000110110110101111101110根據(jù)真值表，輸出表達(dá)式為：S ABC ABCiiABCiABCi A B C i Ci+1 ABCiABCiABCiABCi(AB)CiAB對于 4 位并行加法器，可以按入下公式進(jìn)行設(shè)計g A Biiip A BiiiCi1 g p CiiiC g1p C00Cg2p C11 g p1(g0p C)00 g p g11p p C100Cg3p C22 g p2(g1p g1p p1 C )0 g p g22p p g21p p p C2100Cg4p C33 g p3(g2 p g2 p p g21 p p p21 C )0 g p

5、g33 p p g32 p p3 p g1 p p3 p p C100S A B C (A B A B ) Ciiiiiiii(A ( B ) Ciiiii (g p ) Ciii圖 3 所示為 4 位并行進(jìn)位加法器框圖，本實(shí)驗中用Verilog 語句來描述。圖34 位并行進(jìn)加法器五、實(shí)驗器材（設(shè)備、元器件：PC 機(jī)、Windows XP、Anvyl 或 Nexys3 開發(fā)板、Xilinx ISE 14.7 開發(fā)工具、Digilent Adept 下載工具。六、實(shí)驗步驟：實(shí)驗步驟包括：建立新工程、原理圖或代碼輸入、設(shè)計仿真、輸入輸出引腳設(shè)置、生成流代碼與下載調(diào)試。七、關(guān)鍵源代碼：ISE3-82

6、3-8仿真結(jié)果如下圖所示。圖 4 譯碼器的仿真結(jié)果3譯碼器在 Nexys3 開發(fā)板上的約束文件44 位并行加法器的代碼仿真結(jié)果如下圖所示。圖 5 加法器的仿真結(jié)果Nexys3數(shù)據(jù)選擇器的代碼module mux_2in4bit( input EN_L , S , input4:1 D0 , D1 , output4:1 Y);module mux_2in4bit( input EN_L , S , input4:1 D0 , D1 , output4:1 Y);wire w0 , w1 , w2 , w3 , w4 , w5 , w6 , w7 , w8 , w9endmodulewire S

7、_L ;not ( S_L , S );nor ( w0 , EN_L nor ( w1 , EN_L,S )S_L;);and ( w2 , D01,w0);and ( w3 , D11,w1);and ( w4 , D02,w0);and ( w5 , D12,w1);and ( w6 , D03,w0);and ( w7 , D13,w1);and ( w8 , D04,w0);and ( w9 , D14,w1);or( Y1,w2,w3) ;or( Y2,w4,w5) ;or( Y3,w6,w7) ;or( Y4,w8,w9) ;/ Add stimulus / Add stimul

8、us hereEN_L = 1#100EN_L = 0S = 1bxS = 0D0 = 4b0101 #100EN_L = 0S = 1D1 = 4b1010仿真結(jié)果如下圖所示。圖 6 數(shù)據(jù)選擇器的仿真結(jié)果#SwitchNETD01#SwitchNETD01LOC=T10;#SW0 NET D02 LOC= T9; #SW1 NET D03 LOC= V9; #SW2 NETD04LOC=M8; #SW3 NET D11 LOC= N8; #SW4 NET D12 LOC= U8; #SW5 NET D13 LOC= V8; #SW6 NET D14 LOC= T5; #SW7#LedNET Y1 LOC=U16; NET Y2 LOC=V16; NET Y3