畢業(yè)論文-折疊式共源共柵運算放大器設(shè)計與實現(xiàn)

1、大連東軟信息學院本科畢業(yè)設(shè)計（論文）論文題目論文題目：折疊式共源共柵運算放大器設(shè)計與實現(xiàn)系 所： 電子工程系 專 業(yè)：電子信息工程（集成電路設(shè)計與系統(tǒng)方向） 學生姓名： 學生學號： 指導教師： 導師職稱： 講師 完成日期： 2014年 4月 28日 大連東軟信息學院Dalian Neusoft University of Information大連東軟信息學院畢業(yè)設(shè)計（論文） 摘要 IV折疊式共源共柵運算放大器設(shè)計與實現(xiàn)摘 要運算放大器是模擬電路中最重要和最通用的單元電路之一，隨著集成電路技術(shù)的不斷發(fā)展與創(chuàng)新，高性能運算放大器得到了廣泛的使用，成為模擬集成電路和混合信號集成電路設(shè)計的核心單元電

2、路，并已被運用到各種電子系統(tǒng)之中，其性能直接影響電路及系統(tǒng)的整體性能，被人們稱作“萬能的集成電路”。本文設(shè)計的是一種折疊式共源共柵運算放大器的版圖。折疊式共源共柵結(jié)構(gòu)的CMOS運算放大器具有諸多優(yōu)良特性。折疊式共源共柵電路不僅能提高增益，增加電源電壓噪聲抑制能力，還能在輸出端允許自補償。相對比套筒式的結(jié)構(gòu)，折疊式電路可以增大電路的輸出擺幅，并且使電路更適合做單位增益緩沖器。本文采用全定制的設(shè)計方法，人工布局布線來完成，全定制ASIC設(shè)計是集成電路的最基本設(shè)計方法，是對集成電路中所有的元器件進行精細布局的設(shè)計方法。全定制ASIC設(shè)計可以實現(xiàn)最小的芯片面積，最佳的布線布局、最優(yōu)的功耗和得到最好的電

3、特性等等。該方法經(jīng)常被用于模擬電路、數(shù)?；旌想娐芬约皩λ俣取⒐?、芯片面積和其它器件有著特殊要求的場合。本設(shè)計采用0.5微米工藝，使用Cadence中的Analog Artist進行前仿真，再運用Cadence的vituso軟件進行版圖的繪制工作，并進行DRC和LVS驗證。然后進行版圖的優(yōu)化，用Cadence中的DIVA工具進行DRC驗證，再用DRACULA工具進行LVS驗證，最終提取版圖GDS文件。關(guān)鍵詞：共源共柵，全定制，版圖大連東軟信息學院畢業(yè)設(shè)計（論文） AbstractDesign and Implementation of Folded Cascode Operational Am

4、plifiers AbstractOperational Amplifiers is one of the unit circuit analog circuit is the most important and most common, with the continuous development and innovation of integrated circuit technology, high-performance operational amplifiers have been widely used, the core of analog integrated circu

5、its and mixed-signal IC design unit circuit, and has been applied to a variety of electronic systems among its performance directly affects the overall performance of the circuits and systems, has been called universal integrated circuit.This design is a folded cascode op amp territory. Folded casco

6、de CMOS op-amp structure has many excellent features. Folded cascode circuit can not only increase the gain, increasing supply voltage noise rejection capability, but also allowed at the output from the compensation. The relative ratio of the sleeve-like structure, folding circuit can increase the o

7、utput swing of the circuit, and the circuit is more suitable for a unity gain buffer. In this paper, full-custom design approach, artificial layout to accomplish full-custom ASIC design is the basic design of integrated circuits, is all the components integrated circuit design method fine layout. Fu

8、ll custom ASIC design can be achieved with minimal chip area, the best wiring layout, optimal power and get the best electrical characteristics, and so on. This method is often used in analog circuits, digital-analog hybrid circuit as well as speed, power consumption, chip area, and other devices ha

9、ve special requirements of the occasion.This design uses a 0.5-micron process, using the Cadence Analog Artist simulation, then use Cadence software territory of vituso drawing work, and DRC and LVS verification. Then optimized layout, DRC verification performed using Cadence of DIVA, then DRACULA L

10、VS verification carried out, the final extract GDS layout file.Key words: Folded Cascod, Full Custom, Layout大連東軟信息學院畢業(yè)設(shè)計（論文） 目錄目錄 TOC o 1-3 h z u HYPERLINK l _Toc386114876 摘 要 PAGEREF _Toc386114876 h I HYPERLINK l _Toc386114877 Abstract PAGEREF _Toc386114877 h II HYPERLINK l _Toc386114878 第1章緒論 PAGE

11、REF _Toc386114878 h 1 HYPERLINK l _Toc386114879 1.1 課題研究背景與意義 PAGEREF _Toc386114879 h 1 HYPERLINK l _Toc386114880 1.2 課題研究內(nèi)容與方法 PAGEREF _Toc386114880 h 1 HYPERLINK l _Toc386114881 1.3 課題研究現(xiàn)狀 PAGEREF _Toc386114881 h 2 HYPERLINK l _Toc386114882 第2章關(guān)鍵技術(shù)介紹 PAGEREF _Toc386114882 h 3 HYPERLINK l _Toc38611

12、4883 2.1 全定制ASIC設(shè)計 PAGEREF _Toc386114883 h 3 HYPERLINK l _Toc386114884 2.2 運算放大器的設(shè)計基礎(chǔ) PAGEREF _Toc386114884 h 3 HYPERLINK l _Toc386114885 2.2.1 運算放大器的基本結(jié)構(gòu) PAGEREF _Toc386114885 h 3 HYPERLINK l _Toc386114886 2.2.2 套筒式運算放大器 PAGEREF _Toc386114886 h 4 HYPERLINK l _Toc386114887 2.2.3 折疊式運算放大器 PAGEREF _To

13、c386114887 h 4 HYPERLINK l _Toc386114888 2.3 典型的模擬集成電路工藝 PAGEREF _Toc386114888 h 5 HYPERLINK l _Toc386114889 2.3.1 雙極型工藝 PAGEREF _Toc386114889 h 5 HYPERLINK l _Toc386114890 2.3.2 多晶硅柵CMOS工藝 PAGEREF _Toc386114890 h 5 HYPERLINK l _Toc386114891 2.3.3 模擬BiCMOS工藝 PAGEREF _Toc386114891 h 5 HYPERLINK l _To

14、c386114892 2.4 CMOS管的版圖實現(xiàn) PAGEREF _Toc386114892 h 6 HYPERLINK l _Toc386114893 2.4.1 單個MOS管的版圖實現(xiàn) PAGEREF _Toc386114893 h 6 HYPERLINK l _Toc386114894 2.4.2 MOS管串聯(lián) PAGEREF _Toc386114894 h 7 HYPERLINK l _Toc386114895 2.4.3 MOS管并聯(lián) PAGEREF _Toc386114895 h 8 HYPERLINK l _Toc386114896 2.4.4 MOS管復聯(lián) PAGEREF _

15、Toc386114896 h 8 HYPERLINK l _Toc386114897 2.5 版圖的設(shè)計規(guī)則 PAGEREF _Toc386114897 h 8 HYPERLINK l _Toc386114898 2.6 電阻、電容的版圖設(shè)計 PAGEREF _Toc386114898 h 9 HYPERLINK l _Toc386114899 2.6.1 MOS管做無源電阻 PAGEREF _Toc386114899 h 9 HYPERLINK l _Toc386114900 2.6.2 MOS管做有源電阻 PAGEREF _Toc386114900 h 10 HYPERLINK l _To

16、c386114901 2.6.3 MOS管做電容 PAGEREF _Toc386114901 h 11 HYPERLINK l _Toc386114902 第3章系統(tǒng)需求分析 PAGEREF _Toc386114902 h 12 HYPERLINK l _Toc386114903 3.1 系統(tǒng)設(shè)計目標 PAGEREF _Toc386114903 h 12 HYPERLINK l _Toc386114904 3.2 參數(shù)的仿真與模擬結(jié)果 PAGEREF _Toc386114904 h 12 HYPERLINK l _Toc386114905 3.3 Cadence的模擬仿真工具 PAGEREF

17、_Toc386114905 h 13 HYPERLINK l _Toc386114906 第4章系統(tǒng)設(shè)計 PAGEREF _Toc386114906 h 18 HYPERLINK l _Toc386114907 4.1 系統(tǒng)設(shè)計指導原則 PAGEREF _Toc386114907 h 18 HYPERLINK l _Toc386114908 4.2 運算放大器的設(shè)計流程 PAGEREF _Toc386114908 h 18 HYPERLINK l _Toc386114909 4.3 基本電路的設(shè)計 PAGEREF _Toc386114909 h 19 HYPERLINK l _Toc38611

18、4910 4.3.1 折疊式共源共柵運算放大器的電路圖 PAGEREF _Toc386114910 h 19 HYPERLINK l _Toc386114911 4.3.2 折疊式共源共柵運算放大器的版圖設(shè)計 PAGEREF _Toc386114911 h 20 HYPERLINK l _Toc386114912 4.4 版圖的整體布局 PAGEREF _Toc386114912 h 21 HYPERLINK l _Toc386114913 4.5 器件的匹配 PAGEREF _Toc386114913 h 22 HYPERLINK l _Toc386114914 4.5.1 匹配的分類 PA

19、GEREF _Toc386114914 h 22 HYPERLINK l _Toc386114915 4.5.2 器件匹配的規(guī)則 PAGEREF _Toc386114915 h 22 HYPERLINK l _Toc386114917 第5章系統(tǒng)實現(xiàn) PAGEREF _Toc386114917 h 25 HYPERLINK l _Toc386114918 5.1 環(huán)境配置 PAGEREF _Toc386114918 h 25 HYPERLINK l _Toc386114919 5.2 DRC（設(shè)計規(guī)則）檢查 PAGEREF _Toc386114919 h 25 HYPERLINK l _Toc

20、386114920 5.3 LVS（電路一致性檢查）驗證 PAGEREF _Toc386114920 h 28 HYPERLINK l _Toc386114921 第6章結(jié)論 PAGEREF _Toc386114921 h 30 HYPERLINK l _Toc386114922 參考文獻 PAGEREF _Toc386114922 h 31 HYPERLINK l _Toc386114923 致 謝 PAGEREF _Toc386114923 h 32大連東軟信息學院畢業(yè)設(shè)計（論文）- 第1章緒論1.1 課題研究背景與意義運算放大器（Operational Amplifier），簡稱運放（O

21、p Amps），它最早是在1947年5月由John R.Ragazzini的一篇論文中引用并命名的。它作為一種特殊類型的放大器，也是一種最重要的基本單元電路被用到各種電子系統(tǒng)當中。例如運用于加、減、微分、積分、采樣保持、有源濾波器等電路當中。運算放大器是模擬電路中最重要和最通用的單元電路之一，隨著集成電路技術(shù)的不斷發(fā)展，高性能的運算放大器在大大小小的電子系統(tǒng)當中得到了廣泛的使用，到目前為止，已經(jīng)作為核心單元電路被用于模擬集成電路和混合信號集成電路的設(shè)計當中，運算放大器性能則直接影響了整個電路及系統(tǒng)的性能。折疊式共源共柵電路不僅能提高電路的增益，改善電源電壓噪聲抑制能力，還能在輸出端進行自補償。

22、相對比套筒式的結(jié)構(gòu)，折疊式電路可以增大電路的輸出擺幅，并且使電路更適合做單位增益緩沖器。1.2 課題研究內(nèi)容與方法一種最簡單的雙端輸入、單端輸出的運算放大器。通常情況下，此類單一級的運算放大器電路增益為20dB左右，所以無法滿足我們高增益的設(shè)計要求。另外從參數(shù)來看，一個運算放大器的增益應該等于放大器輸入管的跨導值和運算放大器輸出阻抗值的乘積。因此高增益的運算放大器電路也是在此類單一級的運算放大器電路的基礎(chǔ)上，通過提高輸入跨導或者是增加輸入阻抗，并且通過多級電路的形式來達到提高增益的目的。常見的能提高運算放大器電路增益的結(jié)構(gòu)有以下的幾種：套筒式共源共柵結(jié)構(gòu)、折疊式共源共柵結(jié)構(gòu)、增益自舉式結(jié)構(gòu)等等

23、。對于套筒式共源共柵結(jié)構(gòu)來說，其各層管的柵端電壓是由外部偏置電壓引入的，輸出阻抗較大。套筒式共源共柵結(jié)構(gòu)的電路小信號直流增益比一般單級的運算放大器的小信號直流增益增大了約gmro 倍，所以它的增益一般能輕松的達到 70dB左右。而對于折疊式共源共柵結(jié)構(gòu)的電路來說，它不僅繼承了套筒式共源共柵電路中的高輸出阻抗的特點，而且在電路設(shè)計方面，能夠?qū)⑤斎牍苷郫B至單獨支路。它的電路思路是盡量在一條支路上層疊少數(shù)的管子，所以將輸入管分開。它的增益和套筒式共源共柵結(jié)構(gòu)的增益相差不多，也能夠輕松達到70dB。從而不難看出，相對比于其他幾種結(jié)構(gòu)，折疊式共源共柵結(jié)構(gòu)是一個比較理想的方式。相對比于套筒式共源共柵結(jié)構(gòu)來

24、看，折疊式共源共柵電路不僅能提高電路的輸出擺幅，并且還能讓電路更加適合于單位增益緩沖器。最后利用全定制設(shè)計的方法進行版圖的繪制。1.3 課題研究現(xiàn)狀集成電路產(chǎn)業(yè)是全球高新產(chǎn)業(yè)的核心技術(shù)，也是很有挑戰(zhàn)性的產(chǎn)業(yè)。而其中最早的要數(shù)運算放大器，它被作為線性電路的一種最通用、最重要的基本單元電路運用到各種系統(tǒng)當中。作為一個基礎(chǔ)元器件，運放繼續(xù)是模擬設(shè)計的關(guān)鍵?，F(xiàn)在，每一代的電子設(shè)備在晶片上集成越來越多的功能，集成越來越多的模擬電路。但不用擔心，隨著數(shù)字應用的增加，模擬應用也會相應增加的，因為它是連接真實世界的橋梁，承擔數(shù)據(jù)轉(zhuǎn)換和接口的功能?，F(xiàn)實世界是模擬的，每一代新電子設(shè)備的產(chǎn)生都對模擬電路提出了新的要

25、求，因此，需要新一代的運放來滿足它。模擬電路的設(shè)計，運放電路的設(shè)計，在將來也是工程師必備的基本技能。在國內(nèi)，由于科研技術(shù)、生產(chǎn)技術(shù)、工藝條件和設(shè)計水平等原因，運算放大器的發(fā)展很是緩慢，在多方面與其他國家都有著一定的差距。而對CMOS工藝的運算放大器更是如此，還停留在小規(guī)模沒有量產(chǎn)當中。這已經(jīng)遠遠不能滿足國內(nèi)電子技術(shù)領(lǐng)域的飛速發(fā)展與不斷增長的需求。在國外，設(shè)計與制造技術(shù)方面在不斷的提高，各種新產(chǎn)品在不斷的研發(fā)當中，無論國家，科研機構(gòu)還是各個企業(yè)，都對運算放大器的研究十分的重視。 大連東軟信息學院畢業(yè)設(shè)計（論文）第2章關(guān)鍵技術(shù)介紹2.1 全定制ASIC設(shè)計全定制ASIC設(shè)計是集成電路最基本的設(shè)計方

26、法，對集成電路中所有的元器件進行精細布局的設(shè)計方法。全定制設(shè)計可以實現(xiàn)最小的芯片面積，最佳的布線布局、最優(yōu)的功耗和得到最好的電特性等等。該方法經(jīng)常被用于模擬電路、數(shù)?；旌想娐芬约皩λ俣?、功耗、芯片面積和其它器件有著特殊要求的場合。全定制ASIC設(shè)計的方法，需要用CAD系統(tǒng)進行詳細的檢查和驗證。因為全定制設(shè)計中的布局都是由人工設(shè)計的，設(shè)計者難免會在繪制版圖的過程中產(chǎn)生工藝上的錯誤，所以需要通過CAD工具來發(fā)現(xiàn)這些錯誤然后修改錯誤。這些工具包括幾何設(shè)計規(guī)則檢查（DRC）、版圖與電路圖一致性檢查（LVS）等等。目前，產(chǎn)量比較大的通用集成電路從成本和性能方面考慮，都采用全定制ASIC設(shè)計方法。而其他的

27、設(shè)計方法中最底層的元器件，由于對性能和面積的考慮也都會采用全定制ASIC設(shè)計方法。模擬電路的電路形式（相對于數(shù)字電路而言）比較的復雜、無規(guī)則，因此在設(shè)計方法上只適于采用全定制ASIC設(shè)計方法。簡單、規(guī)模比較小并且又有一定數(shù)量的專用電路, 在設(shè)計者允許的情況下（時間與正確性），也建議采用全定制ASIC設(shè)計方法。2.2 運算放大器的設(shè)計基礎(chǔ)2.2.1 運算放大器的基本結(jié)構(gòu)運算放大器是增益很高的放大器。圖2.1是運算放大器的符號及內(nèi)部結(jié)構(gòu)。圖2.1運算放大器對于單端輸出和差動輸出兩種簡單的結(jié)構(gòu)，電路的低頻小信號增益等于gmN(roN/roP)。N和P分別為NMOS和PMOS。在一般條件下增益很難超過

28、20，為了獲得足夠的增益，單級運算放大器經(jīng)常采用兩種結(jié)構(gòu)：套筒式結(jié)構(gòu)和折疊式結(jié)構(gòu)。2.2.2 套筒式運算放大器套筒結(jié)構(gòu)：如圖2.2所示。圖2.2套筒式運算放大器套筒式運算放大器的低頻小信號增益gm1(gm3+gmb3)ro1ro3/(gm5+gmb5)ro5ro7。但是這是以減少輸入范圍和輸出擺幅為代價。圖2.2的電路中，輸出擺幅為2VDDVOD1+VOD3+|VOD5|+|VOD7|+VCSS。其中，VOD為MOS管的過驅(qū)動電壓，VCSS為電流源兩端的電壓。為了使M1管工作在飽和區(qū)，輸入電壓Vin1要滿足：VDD(VOD3+|VOD5|+|VOD7|)+VTH1Vin1VCSS+VTH1。當

29、尾電流較大或MOS管較小時，輸入電壓的范圍很小。2.2.3 折疊式運算放大器折疊結(jié)構(gòu)如圖2.3所示。圖2.3折疊式運算放大器輸入電壓范圍為：VDDVCSS|VTH1|Vin1VOD3|VTH1|。折疊式運算放大器的低頻小信號增益gm1(gm3+gmb3)ro3(ro1/ro3)/(gm7+gmb7)ro7ro9。對比兩個增益式得知，造成折疊式運算放大器增益減小的原因是由于加入了折疊管，使共源共柵中的共源管與差分級的MOS管并聯(lián)，而減小了從輸出端往地端的等效阻抗。2.3 典型的模擬集成電路工藝2.3.1 雙極型工藝標準雙極工藝是最早的模擬集成電路工藝，它以犧牲PNP晶體管性能為代價來優(yōu)化NPN晶

30、體管。標準雙極工藝采用（111）晶向P型襯底制造。在切割晶圓時，要偏離軸線一定角度切割，這樣可以使埋層版圖失真最小化。同時使用（111）晶向的硅有助于抑制標準雙極工藝固有的寄生PMOS管。標準雙極工藝的基本制造流程由8個掩模操作組成。雙極型集成電路具有速度高、驅(qū)動能力強、抗干擾能力強的優(yōu)點。缺點是功耗大、集成度小。2.3.2 多晶硅柵CMOS工藝多晶硅柵CMOS工藝與標準雙極工藝的一個重要區(qū)別在于襯底材料的選擇。標準雙極工藝采用（111）面的硅通過增加表面態(tài)密度來提高PMOS管的厚場閾值，而多晶硅柵CMOS工藝為改善對閾值電壓的控制使用（100）面硅來減小表面態(tài)密度。另一個重大的革新在于使用多

31、晶硅而不是鋁來作為柵材料。多晶硅可以安全地經(jīng)受源、漏注入退火所需的高溫，所以可用于形成自對準的源區(qū)和漏區(qū)的掩模版?？蓜与x子的影響也可以通過對多晶硅柵摻磷達到最小化，因此多晶硅柵不僅可以加快開關(guān)速度，還可以更好地控制閾值電壓?；镜亩嗑Ч钖臗MOS工藝制造流程由9個掩模操作組成。它的優(yōu)點在于，集成度高，可以滿足集成電路規(guī)模越來越大的要求，并且功耗小。缺點是速度低、驅(qū)動能力弱。2.3.3 模擬BiCMOS工藝模擬BiCMOS工藝專門用于制造混合信號集成電路，它的工藝以其復雜性為特征。大多數(shù)工藝至少需要15塊掩模版，更特殊的情況使用的掩模版高達30塊。復雜工藝的缺點是增加了芯片成本，延長了制造時間，

32、同時降低了工藝產(chǎn)量。與缺點對應的好處是具有更高性能的模擬電路，需要更少的設(shè)計精力和更快的設(shè)計周期模擬BiCMOS工藝結(jié)合了標準雙極工藝和MOS工藝的優(yōu)點，能夠制作出速度高、集成度高、性能強的大規(guī)模集成電路和超大規(guī)模集成電路，為集成電路的發(fā)展開辟了一條新道路。 2.4 CMOS管的版圖實現(xiàn)2.4.1 單個MOS管的版圖實現(xiàn)（1）MOS管的幾種布局如圖2.4所示。圖2.4 MOS管的布局（2）直線形排列的NMOS管如圖2.5所示。圖2.5 MOS管的結(jié)構(gòu)圖（3）源區(qū)、溝道區(qū)和漏區(qū)合稱為MOS管的有源區(qū)(Active），而有源區(qū)之外的區(qū)域定義為場區(qū)（Fox)。有源區(qū)和場區(qū)之和就是整個芯片表面。如圖2

33、.6所示。圖2.6芯片表面包含有源區(qū)和場區(qū)兩部分（4）N阱CMOS集成電路使用P型襯底，NMOS管直接制作在P型襯底上，PMOS管做在N阱內(nèi)。如圖2.7所示。 圖2.7 PMOS管的畫法（5）完整的MOS管版版圖必須包含兩個部分：由源、柵和漏組成的器件；襯底連接。如圖2.8所示。圖2.8完整的MOS管版圖圖形 2.4.2 MOS管串聯(lián) （1）兩個MOS管的串聯(lián)N1的源、漏區(qū)為X和Y，N0的源、漏區(qū)為Y和Z。Y是它們的公共區(qū)域，如果把公共區(qū)域合并,得到圖2.9所示的兩個MOS管串聯(lián)連接的版圖。從電流的方向可以決定，當MOS管串聯(lián)時，它們的電極按S-D-S-D-S-D方式連接。圖2.9 兩個MOS

34、管的串聯(lián)（2）任意個MOS管串聯(lián)。例如3個MOS管串聯(lián)的版圖。如圖2.10所示。圖2.10 三個MOS管的串聯(lián)2.4.3 MOS管并聯(lián)并聯(lián)是指它們的源和源連接，漏和漏連接，各自的柵還是獨立的（1）柵極水平放置，節(jié)點X和Y可用金屬連線連接；也可用有源區(qū)連接。如圖2.11所示。圖2.11水平放置的MOS管（2）柵極豎直方向排列，節(jié)點連接既可用金屬導線，也可用有源區(qū)進行連接。如圖2.12所示。圖2.12豎直放置的MOS管（3）三個或三個以上MOS管并聯(lián)。如圖2.13所示。 全部用金屬進行源的連接和漏的連接,稱為叉指形結(jié)構(gòu); 分別用金屬和有源區(qū)進行源和漏的并聯(lián)連接; 金屬連接和有源區(qū)連接聯(lián)合使用。圖2

35、.13三個或三個以上MOS管并聯(lián)2.4.4 MOS管復聯(lián)復聯(lián)是MOS管先串后并和先并后串的連接，如圖2.14所示。圖2.14 MOS管的復聯(lián)2.5 版圖的設(shè)計規(guī)則版圖的設(shè)計規(guī)則是由幾何條件的限制和電學條件的限制所共同確定的版圖設(shè)計中的規(guī)定，這些規(guī)定是以掩膜版中各層的幾何圖形寬度、間距及重疊數(shù)量等最小容許值的形式出現(xiàn)的。版圖的設(shè)計規(guī)則一般包含以下四種規(guī)則：（1）最小寬度例如，金屬、多晶硅、有源區(qū)等都必須保持最小寬度。如圖2.15所示。圖2.15最小寬度（2）最小間距 例如，金屬、多晶硅、有源區(qū)等都必須保持最小間距。 （3）最小包圍 例如，N阱、N+離子注入和P+離子注入包圍有源區(qū)的部分應該有足夠

36、的余量；多晶硅、有源區(qū)和金屬包圍接觸孔要保持一定的距離。如圖2.16所示。圖2.16 最小包圍（4）最小延伸 例如，多晶柵應該延伸到有源區(qū)外一定的長度，如圖2.17所示。圖2.17 最小延伸2.6 電阻、電容的版圖設(shè)計2.6.1 MOS管做無源電阻(1) 多晶硅電阻 阻值由摻雜濃度和電阻形狀決定。 電阻形狀：1做成長條，在兩端開接觸孔與金屬連接； 2做成狗骨頭狀。 3蛇形。如圖2.18所示。 圖2.18多晶硅電阻（2）阱電阻阱是輕摻雜區(qū)，電阻率很高，可作大電阻，但精度不高。阱電阻兩端要重摻雜做接觸孔。（3）有源區(qū)電阻 有源區(qū)可以做電阻和溝道電阻（在兩層摻雜區(qū)之間的中間摻雜層，例如npn中的p型

37、區(qū)）。上述兩種電阻需要考慮襯底的電位，將P型襯底連接至低電位，N型襯底連接至高電位，使電阻區(qū)和襯底形成PN結(jié)反偏的結(jié)構(gòu)。例如，P+電阻做在N阱內(nèi)，除了電阻兩端需要打上接觸孔外，阱內(nèi)也需要增多連接高電位的接觸孔。如圖2.19所示。圖2.19有源區(qū)電阻2.6.2 MOS管做有源電阻對MOS管進行適當?shù)倪B接，使其工作在一定的狀態(tài)下，利用直流導通電阻和交流電阻作為電阻。優(yōu)點是占用的面積比較小。在模擬集成電路中，把MOS管的柵端和漏端相連，形成非線性電阻。2.6.3 MOS管做電容CMOS集成電路中的電容器一般都是平板電容器。平板電容器的電容表示式：C = ooxWL/tox 式中的W和L分別是平板電容

38、器的寬度和長度，二者的乘積就是電容器的面積。WL=Ctox/oox，CMOS集成電路中常用的電容有如下幾種：（1）雙層多晶硅組成電容器雙層多晶硅工藝的使用方法：多晶硅2作為電容的上電極板，多晶硅1作為電容的下電極板，柵氧化層作為介質(zhì)。（2）多晶硅和擴散區(qū)（或注入?yún)^(qū)）組成電容器單層多晶硅工藝的使用方法：淀積多晶硅前先要摻雜下極板部分，然后再生長柵氧化層和淀積作為上極板的多晶硅。如圖2.20所示。圖2.20 多晶硅和擴散區(qū)組成電容（3）金屬和多晶硅組成電容器多晶硅作為電容器下極板、金屬作為上極板構(gòu)成的CMOS電容器。第3章系統(tǒng)需求分析3.1 系統(tǒng)設(shè)計目標運算放大器的設(shè)計指標如下：工作電壓范圍:5V

39、20%工作電流100dB增益帶寬4MHz輸出擺幅1.5V通過兩級運算放大器的級聯(lián)，實現(xiàn)較高的增益和其他各項參數(shù)，并最終繪制成版圖。3.2 參數(shù)的仿真與模擬結(jié)果建立交流小信號仿真平臺。如圖3.1所示。圖3.1 交流增益仿真電路選擇的掃描頻率范圍是0.01Hz100MHz，頻度為1Hz。仿真結(jié)果如圖3.2所示。圖3.2電路增益和相位圖如上圖所示，運算放大器的增益有111.45dB，相位裕度為54，單位增益帶寬為3.98MHz，基本滿足設(shè)計需求。3.3 Cadence的模擬仿真工具Composer-schamatic 界面中的ToolsAnalog Artist 項可以打開Analog Artist

40、 Simulation如圖3.3所示。圖3.3 Analog Artist Simulation 窗口（1）Session菜單包括 Schematic Window、Save State 、Load State、Options、Reset、Quit 等菜單項。 Schematic window項回到電路圖；Save State項打開相應的窗口，保存當前所設(shè)定的模擬所用到的各種參數(shù)。如圖3.4所示。窗口中的兩項分別為狀態(tài)名和選擇需保存的內(nèi)容。 Load State打開相應的窗口，加載已經(jīng)保存的狀態(tài)。Reset重置analog artist。相當于重新打開一個模擬窗口。圖3.4 save stat

41、e窗口（2）Setup菜單包括 Design、Simulator/directory/host、Temperature、Model Path等菜單項： Design 項選擇所要模擬的線路圖。 Simulator/directory/host項選擇模擬使用的模型，系統(tǒng)提供的選項有cdsSpice、hspiceS、spectreS等等。我們一般用到的是cdsSpice和spectreS。其中采用spectreS進行的模擬更加精確。下面我們只以這兩種工具為例說明。 Temperature打開如圖3.5的窗口，可以設(shè)置模擬時的溫度。圖3.5溫度設(shè)置窗口Model Path打開如圖3.6的窗口，設(shè)置元件

42、模型的路徑。系統(tǒng)會自動在所設(shè)定的路徑下尋找器件model name對應的model模型。圖3.6 模擬路徑設(shè)置窗口（3）Analyses菜單選擇模擬類型。在cdsSpice下有ac、dc、tran、noise四個選項，分別對應的是交流分析、直流分析、瞬態(tài)分析和噪聲分析。我們知道：交流分析是分析電流（電壓）和頻率之間的關(guān)系，所以在參數(shù)范圍的選擇時要選擇頻率。直流分析是分析電流和電壓之間的關(guān)系。Tran分析是分析參數(shù)值隨時間變化的曲線。他們的窗口分別如圖3.7，3.8和3.9所示。其設(shè)置很直觀，這里就不在贅述。圖3.7 瞬態(tài)分析設(shè)置圖3.8 交流分析設(shè)置圖3.9 直流分析設(shè)置（4）Variable

43、s菜單包括 Edit菜單項。Edit項打開如圖3.10的窗口所示?？梢詫ψ兞窟M行添加、復制、查找、刪除等操作。所謂的變量（variables）既可以是電路中元器件的某一個參量，也可以是一個表達式變量將在參量掃描（parametric analysis）時用到。圖3.10 變量編輯窗口（5）其他有關(guān)的菜單項Tools/Parametric Analysis子菜單可以打開如圖3.11的窗口。它提供了一種很重要 的分析方法參量分析的方法，也即參量掃描?？梢詫囟?，用戶自定義的變量（variables）進行掃描，從而找出最合適的值。以下詳細說明：圖3.11參量分析窗口參量掃描：在模擬中，如果對某一元件

44、的參數(shù)大小不確定，不知值取多大可以得到最優(yōu)的結(jié)果時可以將該參數(shù)設(shè)為變量，進行變量掃描，比較輸出結(jié)果，從而確定參數(shù)的值。另外，對系統(tǒng)變量也可以進行掃描，如溫度變量（temp）。步驟如下： a.在 Edit Variables窗口中添加新的變量，如是對系統(tǒng)變量（如溫度）掃描，就略去這一步；b.在 Parametric Analysis窗口中，填入變量名稱（溫度變量是 temp），設(shè)定掃描范圍以及步長等。也可以點擊setup，在 pick name for variables的彈出菜單中選擇所需掃描的參量（除系統(tǒng)參量外，菜單中所列舉的都是variables中設(shè)置的變量）。其實這個工作和我們前面提到的

45、spectreS中的變量掃描很象，不過它更加完備（因為可以對一個表達式進行掃描），所以讀者應當將兩種方法都掌握。然后運行Analysis菜單下的start子菜單，開始模擬，模擬結(jié)果會在Waveform窗口中顯示。Outputs/To be plotted/selected on schematic子菜單用來在電路原理圖上選取要顯示的波形（點擊連線選取節(jié)點電壓，點擊元件端點選取節(jié)點電流），這個菜單比較常用。當然我們需要輸出的有時不僅僅是電流、電壓，還有一些更高級的。比如說：帶寬、增益等需要計算的值，這時我們可以在Outputs/setup中設(shè)定其名稱和表達式。在運行模擬之后，這些輸出將會很直觀的

46、顯示出來。舉個例子：標識 3db的點，我們用到的表達式如下：bandwidth（VF(“/Out)，3，“l(fā)ow”）。需要注意的是：表達式一般都是通過計算器（caculator）輸入的。Cadance 自帶的計算器功能強大，除了輸入一些普通表達式以外，還自帶有一些特殊表達式，如 bandwidth、average等等。本文在最后會對計算器作介紹。下面介紹一下analog artist窗口的情況，在Analog Artist窗口中靠右的一列按鈕分別是： Choose Design：選擇模擬的電路；Choose Analyses（選擇模擬的類型）：瞬態(tài)模擬、直流模擬或交流模擬； Edit Vari

47、ables（變量編輯）：打開變量編輯窗口； Setup Outputs：輸出設(shè)置； Delete：刪除變量等； Run Simulation：開始模擬； Stop Simulation：停止模擬； Plot Outputs：波形輸出。大連東軟信息學院畢業(yè)設(shè)計（論文）第4章系統(tǒng)設(shè)計4.1 系統(tǒng)設(shè)計指導原則集成電路的設(shè)計分為正向設(shè)計和逆向設(shè)計，此次我們所采用的是正向設(shè)計。正向設(shè)計：行為設(shè)計算法設(shè)計結(jié)構(gòu)設(shè)計邏輯設(shè)計電路設(shè)計版圖設(shè)計逆向設(shè)計：版圖分析電路提取功能分析模仿修改邏輯設(shè)計電路設(shè)計正向設(shè)計是指由電路指標、功能出發(fā)，進行邏輯設(shè)計（子系統(tǒng)設(shè)計），再由邏輯圖進行電路設(shè)計，最后由電路進行版圖設(shè)計，同時

48、還要進行工藝設(shè)計。逆向設(shè)計又稱解剖分析，其作用在于仿制，可獲取先進的集成電路設(shè)計和制造的秘密。無論正向還是逆向設(shè)計，在由產(chǎn)品提出電路圖和邏輯關(guān)系后，以后的過程都一樣，都是進行版圖設(shè)計。版圖是集成電路設(shè)計的最后階段的產(chǎn)物。版圖設(shè)計就是按照一定的布局布線要求和一定的工藝參數(shù)，設(shè)計出元器件的圖形并進行排列和互連。設(shè)計出一套供芯片制造工藝中使用的光刻掩模版的圖形，稱為版圖或者工藝復合圖。4.2 運算放大器的設(shè)計流程電路設(shè)計者都希望將電路設(shè)計得更加緊湊、得體。而工藝工程師則希望得到的是一個高成品率的設(shè)計。設(shè)計規(guī)則是使他們兩者都得到都滿意答案的折衷。設(shè)計規(guī)則是非常好的規(guī)范文獻，他列出了元器件（金屬、有源區(qū)

49、、多晶硅等）的最小寬度，相對應的元器件之間在工藝約束條件下的最小間距、相互包圍的最小距離和在當前工藝所允許的條件下的最小延伸距離等等。對于每一種工藝條件來說，當人們在確定設(shè)計規(guī)則的時候，要考慮的客觀因素有很多很多，例如：掩膜的對準與掩膜的非線性，除此之外，外擴散（橫向擴散）、氧化生長剖面和光學分辨率等等也是需要考慮的因素。在設(shè)計規(guī)則中有明確的規(guī)定，在掩膜板上每一個圖形和與其有連接的另一塊掩膜版上的圖形都會按照某個條件進行水平對準，這就是所謂的掩膜的對準。除了有明確的規(guī)則外，其他的規(guī)則都是指各個圖形之間以所允許的最小間隔來劃分。一般的設(shè)計規(guī)則當中都是用微米數(shù)來表示圖形的最小尺寸。在一般情況下，即

50、使不同工藝的最小尺寸相同，不同的公司和不同的工藝設(shè)計規(guī)則都不會相同。就我們目前而言，有許許多多的工藝與制造廠商，這么多的廠商的設(shè)計規(guī)則都不相同，會導致設(shè)計的導入與導出會相當?shù)姆爆?。這就需要我們先辦法來解決這些問題，一個就是我們在做設(shè)計的時候使用高級的CAD工具，高級的CAD工具能夠?qū)崿F(xiàn)不同的工藝間的轉(zhuǎn)換。另外我們還可以采用第二種辦法，這是由Mead和Conway聯(lián)合推廣的比例設(shè)計規(guī)則。這種方法是先對整體版圖設(shè)置一個參數(shù)，這個參數(shù)作為所有的設(shè)計規(guī)則中尺寸最小的一個，而對于其他的設(shè)計規(guī)則中的尺寸都是這個參數(shù)的整數(shù)倍。此參數(shù)對應不同的工藝有著不同的數(shù)值。從而實現(xiàn)對于其他規(guī)則都有著線性的變化。當然其中

51、也有缺點：（1）線性的變化只適用于一定的范圍（比如在12m之間）之內(nèi)有效，一旦超出某個范圍非常多時，規(guī)則與的關(guān)系已經(jīng)沒有線性度了。（2）由于規(guī)則代表了不同的工藝參數(shù)，所以設(shè)計規(guī)則時就必須做到對于每個工藝的整套要求都要有著全盤的考慮，從而必然帶來緊密性的降低。但是隨著緊密性的下降，安全系數(shù)和可靠性反而得到了一定的提高。 對于一般的工藝來說，我們把設(shè)計規(guī)則的最小寬度設(shè)置為2。最小寬度為1.4m的工藝的=0.7m。制定的設(shè)計規(guī)則需要包含寬度、間距、包圍、延伸等規(guī)則，他們也會分別給出最小寬度、最小間距、最小包圍、最小延伸等數(shù)值。正常情況下，各芯片生產(chǎn)廠的設(shè)計規(guī)則各不相同。在準備設(shè)計前，應該先拿到準備去

52、投產(chǎn)的芯片生產(chǎn)廠的設(shè)計規(guī)則，并以他們的設(shè)計規(guī)則作為整個設(shè)計的參考。根據(jù)對運算放大器知識的了解，一般有結(jié)構(gòu)設(shè)計和元件設(shè)計兩部分。首先要確定好電路的結(jié)構(gòu)，再對其參數(shù)進行調(diào)節(jié)，來確定電路中各個器件的尺寸。最后完成繪制版圖的工作。運算放大器設(shè)計流程如圖4. 1所示。圖4.1運算放大器的設(shè)計流程4.3 基本電路的設(shè)計4.3.1 折疊式共源共柵運算放大器的電路圖設(shè)計的電路屬于兩級運放級聯(lián)結(jié)構(gòu)，第一級是基本運放結(jié)構(gòu)，采用的是雙端輸入單端輸出的結(jié)構(gòu)；第二級是共源共柵電路結(jié)構(gòu)，采用的是單端輸入單端輸出的結(jié)構(gòu)。在輸出端我還加了一個補償電容，對電路的增益有一個補償?shù)男Ч?。折疊式共源共柵運算放大器的電路基本結(jié)構(gòu)如圖4

53、.2所示。圖4.2折疊式共源共柵運算放大器基本電路4.3.2 折疊式共源共柵運算放大器的版圖設(shè)計放大器各個器件的參數(shù)如表4.1所示。表4.1 放大器各個器件的尺寸CMOS管類型LWM1，M2PMOS2u20uM3PMOS1u47uM4,M5NMOS1.5u37.5uM6NMOS0.5u50uM7,M8NMOS4u44uM9,M10PMOS2.17u50uM11,M12PMOS4u44uM13PMOS1u35uM14,M16PMOS11u1uM15PMOS3u7uM17PMOS1u6uM19,M20,M21NMOS1u3.2uM18,M22NMOS21u1uM23,M24,M25NMOS4u5u

54、由于運算放大器的第二級部分的MOS尺寸遠大于第一級的MOS尺寸，所以在設(shè)計版圖的時候采用折疊管的畫法，對尺寸偏大的MOS管進行折疊。如圖4.3所以是M9，M10的折疊式畫法，將其漏端接在一起，將其源端也接在一起。圖4.3 M9，M10的折疊畫法如圖4.4所示是M11，M12的折疊管畫法。圖4.4 M11，M12的折疊管畫法其他的一些折疊管大同小異，將其源端和漏端分別連接。如圖4.5 所示電容C1。圖4.5 電容C1如圖4.6是電阻R1。圖4.6電阻R14.4 版圖的整體布局在對器件進行布局布線時，首先做標準單元器件和精確器件的匹配并將器件兩器件靠近擺放在中心位置，然后再擺放普通器件的位置，盡可

55、能做到位矩形，最后在空隙間擺放電阻和電容。如圖4.7為最終的版圖。折疊式共源共柵放大器版圖一共用了12個PMOS管，13個NMOS管，1個電阻，1個電容。圖4.7 折疊式運算放大器的版圖4.5 器件的匹配在集成電路的工藝加工過程中，由于不確定性和隨機誤差或梯度誤差等原因，產(chǎn)生了一些在理論上一樣而實際上卻不一樣的管子，這種偏差就被稱為器件的不匹配。正是這種不匹配性極大地影響了模擬電路的性能，它的描述對于模擬電路的設(shè)計而言具有極其重要的意義。隨著半導體技術(shù)的不斷發(fā)展，所能加工的尺寸不斷減小，工藝參數(shù)的問題導致的器件結(jié)構(gòu)參數(shù)和電學參數(shù)的問題，直接導致器件不匹配以及成品率的降低。因此工藝參數(shù)所導致的器

56、件不匹配將成為版圖設(shè)計過程中優(yōu)先考慮的因素。4.5.1 匹配的分類匹配分為低度匹配、中等匹配和精確匹配三種。（1）低度匹配：失調(diào)電壓，或者集電極電流失配。適用于構(gòu)造運算放大器和比較器的輸入極，這些電路未校正的失調(diào)必須在之間。還適用于偏置非關(guān)鍵電路的電流鏡中。（2）中等匹配：失調(diào)電壓，或者集電極電流失配。適用于的帶隙基準源和未校正失配必須在的運算放大器和比較器。（3）精確匹配：失調(diào)電壓，或者集電極電流失配。這種精確匹配電路通常需要校正或者加入精確匹配的簡并電阻。要求精確匹配的電路通常采用重度簡并縱向NPN晶體管。4.5.2 器件匹配的規(guī)則在集成電路設(shè)計中，匹配器件是非常重要的，直接影響電路性能的

57、優(yōu)劣。實現(xiàn)電路的低度匹配比較容易，中度匹配和精確匹配是很難實現(xiàn)的。下面介紹一下器件匹配的基本原則：（1）無論器件需要實現(xiàn)什么樣的匹配程度，都盡量使用相同的形狀和同樣的材料。電阻需要有同樣的寬度，晶體管需要使用同樣形狀的發(fā)射極，而且匹配晶體管都被限制為較小的整數(shù)比。接觸孔的形狀也應同發(fā)射區(qū)形狀匹配。圓形發(fā)射區(qū)需要圓形接觸孔，方形發(fā)射區(qū)需要方形接觸孔，而且發(fā)射區(qū)接觸應該盡可能多的填滿發(fā)射區(qū)?；鶇^(qū)和集電區(qū)形狀的影響遠小于發(fā)射區(qū)，因此多個發(fā)射區(qū)可以共用一個基區(qū)。發(fā)射區(qū)應該相互遠離以避免相互影響。如果多個發(fā)射區(qū)共占一個基區(qū)，那么它們之間的距離就應該足夠遠以避免其耗盡區(qū)相交。一般情況下，都會在設(shè)計規(guī)則中規(guī)

58、定發(fā)射區(qū)與發(fā)射區(qū)之間的最小距離。（2）將匹配晶體管盡可能靠近放置，失配隨著間距的增加而增加。器件結(jié)構(gòu)要盡可能緊湊。對于晶體管來說，共用基區(qū)和集電區(qū)可能會引起輕微的失配，但是緊湊性增加所帶來的好處足以補償此缺陷。相同尺寸的匹配器件應該采用交差耦合版圖。（3）匹配器件應遠離功率器件。低度匹配晶體管與主要功率器件（功耗）的距離應該至少為250微米，并且不能與任何功耗超過50mV的功率器件相鄰。中度匹配器件應該至少距離任何功耗超過50mV的器件100250微米，并且應該放置在遠離功率器件的芯片的另一端。精確匹配器件應該遠離任何功率器件。（4）將匹配晶體管放置在低應力區(qū)。如果芯片上出現(xiàn)任何明顯的熱源，就

59、不可以將匹配器件放在芯片的中間。從中央到邊緣一半距離以內(nèi)的任何位置都是應力的最小區(qū)域。如果必須靠近邊緣，那么可以將它們放置在管芯長邊的中心位置附近。（5）將匹配器件放置在芯片的主對稱軸上，并且要將匹配器件沿同一方向擺放。（6）增大匹配晶體管發(fā)射區(qū)的面積周長比。對于給定的發(fā)射區(qū)面積，面積周長比越大，匹配性越好。同時，也要使匹配電阻足夠?qū)挕Ｔ谌狈嶒灁?shù)據(jù)的情況下，如果一個包含30個或更多的方塊電阻要實現(xiàn)低度匹配，寬度應為淀積或擴散所允許的最小寬度的150%，實現(xiàn)中度匹配要求200%，實現(xiàn)精確匹配要求400%。使用分段電阻要優(yōu)于匹配電阻。（7）構(gòu)造比例對或比例四管時采用4：1到16：1之間的偶數(shù)比。

60、匹配處于這個范圍內(nèi)時，匹配性是最好的。（8）對于匹配電阻來說，電阻值應該要大一點，隨機失配的概率與電阻面積的平方根成反比。當兩個電阻值不相等時，小電阻是導致失配的主要原因。當兩個匹配電阻的阻值相差比較大時，則要考慮用多端電阻并聯(lián)實現(xiàn)小電阻的方法。并且在電阻陣列的兩端要設(shè)置虛擬電阻。虛擬電阻一般都添加到匹配電阻陣列的兩端，可以防止陣列邊緣的電阻條受到刻蝕速率變化的影響。縱向晶體管因為不受表面導通效應的影響，匹配性要優(yōu)于橫向晶體管，所以在設(shè)計時，盡量使用匹配的縱向晶體管。第5章系統(tǒng)實現(xiàn)整體版圖設(shè)計完成之后，就要將設(shè)計的結(jié)果交給工藝線進行生產(chǎn)。將版圖變成集成電路的過程中，工藝生產(chǎn)線會嚴格根據(jù)所設(shè)計的