eda基于VerilogHDL語言的ISE設(shè)計流程課件

1、基于Verilog HDL語言的ISE設(shè)計流程 -啟動ISE13.2軟件點擊此處方法1：在開始菜單下找到ISE的啟動圖標(biāo)方法2：在桌面上找到ISE圖標(biāo)，點擊該圖標(biāo)啟動ISE13.2軟件基于Verilog HDL語言的ISE設(shè)計流程 -啟動I基于Verilog HDL語言的ISE設(shè)計流程-新建工程點擊New Project基于Verilog HDL語言的ISE設(shè)計流程-新建工程基于Verilog HDL語言的ISE設(shè)計流程-新建工程輸入工程名字：counter工程所在的目錄點擊“Next”按紐基于Verilog HDL語言的ISE設(shè)計流程-新建工程基于Verilog HDL語言的ISE設(shè)計流程-

2、新建工程產(chǎn)品范圍(product category)芯片的系列(Family)具體的芯片型號(Device)封裝類型（Package）速度信息（speed）綜合工具（Synthesis Tool)仿真工具（Simulator）喜歡的語言（Verilog HDL/Verilog）點擊“Next”按鈕基于Verilog HDL語言的ISE設(shè)計流程-新建工程基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個新工程點擊“Finish”按鈕基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個新工程工程名器件名字生成了空的工程框架基于Ver

3、ilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個新的設(shè)計文件選中器件名字，點擊鼠標(biāo)右鍵選中New Source基于Verilog HDL語言的ISE設(shè)計流程選中器件名字，基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個新的設(shè)計文件塊存儲器映像文件在線邏輯分析儀Chipscope定義和連接文件實現(xiàn)約束文件IP生成向?qū)Т鎯ζ魑募韴D文件用戶文檔文件Verilog模塊模板文件Verilog測試平臺模板文件Verilog HDL模塊模板文件Verilog HDL庫模板文件Verilog HDL包模板文件Verilog HDL測試平臺模板文

4、件片上系統(tǒng)設(shè)計向?qū)Щ赩erilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個新的設(shè)計文件選擇Verilog HDL Module輸入”top”作為Verilog HDL模塊的名字點擊“Next”按鈕基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個新的設(shè)計文件點擊“Next”按鈕基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個新的設(shè)計文件點擊“Next”按鈕設(shè)計總結(jié)基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建

5、一個基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個新的設(shè)計文件生成的top.v文件添加代碼到top.v文件中基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個新的設(shè)計文件此處添加端口聲明語句基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個新的設(shè)計文件4位16進(jìn)制計數(shù)器模塊下一步對該模塊進(jìn)行綜合產(chǎn)生計數(shù)器使能信號基于Verilog HDL語言的ISE設(shè)計流程-創(chuàng)建一個基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計文件進(jìn)行綜合 行為級綜合可以自動將系統(tǒng)直

6、接從行為級描述綜合為寄存器傳輸級描述。 行為級綜合的輸入為系統(tǒng)的行為級描述，輸出為寄存器傳輸級描述的數(shù)據(jù)通路。 行為級綜合工具可以讓設(shè)計者從更加接近系統(tǒng)概念模型的角度來設(shè)計系統(tǒng)。同時，行為級綜合工具能讓設(shè)計者對于最終設(shè)計電路的面積、性能、功耗以及可測性進(jìn)行很方便地優(yōu)化。 行為級綜合所需要完成的任務(wù)從廣義上來說可以分為分配、調(diào)度以及綁定?；赩erilog HDL語言的ISE設(shè)計流程-對該設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計文件進(jìn)行綜合在ISE的主界面的處理子窗口的synthesis的工具可以完成下面的任務(wù)：查看RTL原理圖（View RTL schematic）查看技術(shù)

7、原理圖（View Technology Schematic）檢查語法（Check Syntax）產(chǎn)生綜合后仿真模型（Generate Post-Synthesis Simulation Model）。選中該選項并將其展開基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計文件進(jìn)行綜合選中top.v文件鼠標(biāo)雙擊該項控制臺界面中給出綜合過程的信息基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計文件進(jìn)行綜合 綜合工具在對設(shè)計的綜合過程中，主要執(zhí)行以下三個步驟：語法檢查過程，檢查

8、設(shè)計文件語法是否有錯誤；編譯過程，翻譯和優(yōu)化HDL代碼，將其轉(zhuǎn)換為綜合工具可以識別的元件序列；映射過程，將這些可識別的元件序列轉(zhuǎn)換為可識別的目標(biāo)技術(shù)的基本元件；基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-查看綜合后的結(jié)果 通過查看綜合后的結(jié)果 ，你就會清楚地理解到底什么是綜合？綜合的本質(zhì)特征。選中top.v文件選中View Technology Schematic選項，并雙擊該選項基于Verilog HDL語言的ISE設(shè)計流程-查看綜合基于Verilog HDL語言的ISE設(shè)計流程-查看綜合后的結(jié)果打開頂層模塊的原理圖點擊“OK”按鈕

9、基于Verilog HDL語言的ISE設(shè)計流程-查看綜合基于Verilog HDL語言的ISE設(shè)計流程-查看綜合后的結(jié)果頂層模塊圖，端口鼠標(biāo)雙擊該區(qū)域，打開底層設(shè)計?；赩erilog HDL語言的ISE設(shè)計流程-查看綜合基于Verilog HDL語言的ISE設(shè)計流程-查看綜合后的結(jié)果LUT查找表D觸發(fā)器輸入緩沖區(qū)輸出緩沖區(qū)時鐘緩沖區(qū)基于Verilog HDL語言的ISE設(shè)計流程-查看綜合基于Verilog HDL語言的ISE設(shè)計流程-揭開LUT的秘密0 0 00 0 10 1 00 1 1 1 0 0 1 0 11 1 01 1 1雙擊打開LUT2雙擊打開LUT3終于明白了FPGA的LUT是

10、怎么實現(xiàn)邏輯功能的基于Verilog HDL語言的ISE設(shè)計流程-揭開LU基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計進(jìn)行行為仿真選中Simulation選項選中top.Verilog，點擊鼠標(biāo)右鍵選中New Source基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計進(jìn)行行為仿真選擇Verilog HDL Module輸入”test”作為Verilog HDL測試模塊的名字點擊“Next”按鈕基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計進(jìn)行行為仿真點

11、擊“Next”按鈕基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計進(jìn)行行為仿真點擊“Finish”按鈕基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計進(jìn)行行為仿真剛才的設(shè)計文件生成的測試平臺test.v模板文件基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計進(jìn)行行為仿真刪除此段代碼基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計進(jìn)行行為仿真添

12、加此段代碼用于生成rst測試信號基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計進(jìn)行行為仿真添加此段代碼用于生成rst、clk測試信號基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計進(jìn)行行為仿真展開ISim Simulator雙擊Simulate Behavioral Model基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計進(jìn)行行為仿真仿真波形窗口添加en信號，點擊“restart”按鈕基于Verilo

13、g HDL語言的ISE設(shè)計流程-對該設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計進(jìn)行行為仿真可以在控制臺窗口，輸入命令控制仿真的運行輸入run 1ms, 控制仿真運行時間到1ms 關(guān)閉整個仿真窗口,繼續(xù)下面的設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-對該設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-添加實現(xiàn)約束文件選中Implementation選項選中top.Verilog，點擊鼠標(biāo)右鍵選中New Source基于Verilog HDL語言的ISE設(shè)計流程-添加實現(xiàn)基于Verilog HDL語言的ISE設(shè)計流程-添加實現(xiàn)約束文件選擇實現(xiàn)約束文件輸入”top”作

14、為實現(xiàn)約束文件的名字點擊“Next”按鈕基于Verilog HDL語言的ISE設(shè)計流程-添加實現(xiàn)基于Verilog HDL語言的ISE設(shè)計流程-添加實現(xiàn)約束文件點擊“Finish”按鈕基于Verilog HDL語言的ISE設(shè)計流程-添加實現(xiàn)基于Verilog HDL語言的ISE設(shè)計流程-添加實現(xiàn)約束文件實現(xiàn)約束文件top.ucf已經(jīng)添加到設(shè)計中選擇top.Verilog選擇User Constraints,并展開該選項雙擊I/O Pin Planing(PlanAhead)-Post-Synthesis基于Verilog HDL語言的ISE設(shè)計流程-添加實現(xiàn)基于Verilog HDL語言的IS

15、E設(shè)計流程-添加實現(xiàn)約束文件點擊“Close”按鈕基于Verilog HDL語言的ISE設(shè)計流程-添加實現(xiàn)基于Verilog HDL語言的ISE設(shè)計流程-添加實現(xiàn)約束文件基于Verilog HDL語言的ISE設(shè)計流程-添加實現(xiàn)基于Verilog HDL語言的ISE設(shè)計流程-添加實現(xiàn)約束文件輸入對應(yīng)的FPGA的引腳選擇對應(yīng)引腳的電平LVCMOS33保存引腳約束,并退出該界面基于Verilog HDL語言的ISE設(shè)計流程-添加實現(xiàn)基于Verilog HDL語言的ISE設(shè)計流程-實現(xiàn)設(shè)計選擇top.Verilog選擇Implement Design, 并用鼠標(biāo)雙擊該選項基于Verilog HDL語言

16、的ISE設(shè)計流程-實現(xiàn)設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-實現(xiàn)設(shè)計選擇Implement Design, 并展開第一步: 轉(zhuǎn)換“Translate”翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為Xilinx特定器件的底層結(jié)構(gòu)和硬件原語。第二步: 映射“Map”映射的主要作用是將設(shè)計映射到具體型號的器件上。第三步: 布局和布線”Place & Route”布局布線的主要作用是調(diào)用Xilinx布局布線器，根據(jù)用戶約束和物理約束，對設(shè)計模塊進(jìn)行實際的布局，并根據(jù)設(shè)計連接，對布局后的模塊進(jìn)行布線，產(chǎn)生PLD配置文件。 選擇top.Verilog基于Verilog HDL語言的ISE設(shè)計流程

17、-實現(xiàn)設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-查看布局布線后結(jié)果選擇Place & Route, 并展開選擇View/Edit Routed Design(FPGAEditor)基于Verilog HDL語言的ISE設(shè)計流程-查看布局基于Verilog HDL語言的ISE設(shè)計流程-查看布局布線后結(jié)果FPGA硅片布局選擇放大按鈕,查看硅片細(xì)節(jié)基于Verilog HDL語言的ISE設(shè)計流程-查看布局基于Verilog HDL語言的ISE設(shè)計流程-查看布局布線后結(jié)果CLBSlice連線雙擊,展開Slice基于Verilog HDL語言的ISE設(shè)計流程-查看布局基于Verilog HDL語

18、言的ISE設(shè)計流程-查看布局布線后結(jié)果關(guān)閉FPGA Editor界面基于Verilog HDL語言的ISE設(shè)計流程-查看布局基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計到FPGA芯片準(zhǔn)備工作:將HEP的USB-JTAG電纜分別和計算機USB接口及EXCD-1目標(biāo)板上的JTAG7針插口連接;計算機自動安裝JTAG驅(qū)動程序;給EXCD-1目標(biāo)板上電;基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計到FPGA芯片選擇top.Verilog選擇Configure Target Device,并展開選擇Manage Config

19、uration Project(iMPACT),并雙擊.基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計到FPGA芯片選擇Boundary Scan,(邊界掃描)鼠標(biāo)右擊該區(qū)域選擇Initialize Chain(初始化鏈)基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計到FPGA芯片Xcf04s-Xilinx的串行Flash芯片xc3s500e-Xilinx的FPGA芯片兩個芯片連接在JTAG鏈路上點擊“Yes”按鈕基于Verilog HDL語言的ISE設(shè)計流程-下

20、載設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計到FPGA芯片先不燒寫設(shè)計到PROM芯片中,所以選擇”Cancel”按鈕基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計到FPGA芯片找到設(shè)計工程所在的目錄找到要下載的比特流文件top.bit點擊打開按鈕基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計到FPGA芯片Spartan-3E支持商用的并行Flash, 此處不需要使用它,所以選擇“No”按鈕基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計基

21、于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計到FPGA芯片下載屬性設(shè)置,此處選擇默認(rèn)設(shè)置,然后點擊“OK”按紐基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計到FPGA芯片xc3s500e,已經(jīng)分配了下載文件top.bit鼠標(biāo)右健點擊芯片圖標(biāo),出現(xiàn)下面的菜單點擊“Program”選項，開始對FPGA進(jìn)行編程基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計到FPGA芯片點擊“OK”按鈕基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計基于Verilog

22、HDL語言的ISE設(shè)計流程-下載設(shè)計到FPGA芯片出現(xiàn)編程進(jìn)度條編程完成后，出現(xiàn)下面界面基于Verilog HDL語言的ISE設(shè)計流程-下載設(shè)計基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM點擊Create PROM File基于Verilog HDL語言的ISE設(shè)計流程-生成PR基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM選擇Xilinx Flash/PROM選項點擊該按鈕，進(jìn)入下一步基于Verilog HDL語言的ISE設(shè)計流程-生成PR基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM下拉

23、框中選擇xcf04s基于Verilog HDL語言的ISE設(shè)計流程-生成PR基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM選擇Add Storage DeviceXCF04S被添加點擊該按鈕，進(jìn)入下一步基于Verilog HDL語言的ISE設(shè)計流程-生成PR基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM點擊“瀏覽”按鈕，定位要轉(zhuǎn)換的比特流基于Verilog HDL語言的ISE設(shè)計流程-生成PR基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM定位到設(shè)計工程所在的目錄輸入名字“counter_bur

24、n”點擊“OK”按鈕基于Verilog HDL語言的ISE設(shè)計流程-生成PR基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM點擊“OK”按鈕基于Verilog HDL語言的ISE設(shè)計流程-生成PR基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM選擇top.bit文件點擊“打開”按鈕基于Verilog HDL語言的ISE設(shè)計流程-生成PR基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM點擊“No”按鈕，不添加其它需要轉(zhuǎn)換的比特流文件點擊“OK”按鈕基于Verilog HDL語言的ISE設(shè)計流程-生成P

25、R基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM在主菜單下，選擇Operations-Generate File關(guān)閉該界面基于Verilog HDL語言的ISE設(shè)計流程-生成PR基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM 下面將生成的PROM文件燒到PROM芯片中。選擇Boundary Scan準(zhǔn)備分配PROM文件給XCF04S基于Verilog HDL語言的ISE設(shè)計流程-生成PR基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM鼠標(biāo)右鍵點擊芯片圖標(biāo)選擇Assign New Configur

26、ationFile基于Verilog HDL語言的ISE設(shè)計流程-生成PR基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM選擇counter_burn.mcs文件點擊“打開”按鈕基于Verilog HDL語言的ISE設(shè)計流程-生成PR基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM鼠標(biāo)右健點擊芯片圖標(biāo),出現(xiàn)下面的菜單點擊“Program”選項，開始對FPGA進(jìn)行編程基于Verilog HDL語言的ISE設(shè)計流程-生成PR基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM出現(xiàn)編程進(jìn)度條編程完成后，出現(xiàn)下

27、面界面基于Verilog HDL語言的ISE設(shè)計流程-生成PR基于Verilog HDL語言的ISE設(shè)計流程-生成PROM文件并下載到PROM關(guān)閉電源重新上電，程序從PROM自動引導(dǎo)到FPGA芯片中。 關(guān)閉配置界面，不保存任何信息。（一定不要保存任何信息）基于Verilog HDL語言的ISE設(shè)計流程-生成PRChipScope Pro的組成IBA Core(Integrated Bus Analyzer Core):用于觀察總線上的信號。根據(jù)所跟蹤的不同總線結(jié)構(gòu)，該內(nèi)核可分為IBA/OPB Core和IBA/PLB Core模塊。這兩個模塊通常用于對Xilinx Virtex-II Pro器件中的PowerPC 405嵌入式系統(tǒng)內(nèi)核及MicroBlaze 32位嵌入式處理器的總線進(jìn)行跟蹤和測試。ChipScope Pro的組成IBA Core(Integ片內(nèi)邏輯分析儀使用流程片內(nèi)邏輯分析儀使用流程片內(nèi)邏輯分析儀中的幾個概念觸發(fā)器：引發(fā)數(shù)據(jù)記錄的條件(邏輯表達(dá)式)觸發(fā)器序列：一組存在先后順序的條件，只有依次滿足這些條件后，才會引發(fā)數(shù)據(jù)記錄觸發(fā)器端口：觸發(fā)器中的變量匹配單元：觸發(fā)器中的邏輯比較單元觸發(fā)計數(shù)器：對同一觸發(fā)條件進(jìn)行計數(shù)的計數(shù)器數(shù)據(jù)寬度：每次采樣的信號個數(shù)數(shù)據(jù)深度：總的可以采樣的次數(shù)，即數(shù)據(jù)寬度與窗口個數(shù)的乘積觸發(fā)位置：觸發(fā)點在所記錄的數(shù)據(jù)中的位置