內(nèi)存知識概述課件

1、內(nèi)存知識概述內(nèi)存知識概述內(nèi)存的演化SDRAMDDR1DDR2DDR3內(nèi)存的演化SDRAMDDR1DDR2DDR3SDRAM（Synchronous DRAM）的中文名字是“同步動態(tài)隨機存儲器”，它是PC100和PC133規(guī)范所廣泛使用的內(nèi)存類型，其接口為168線的DIMM類型(這種類型接口內(nèi)存插板的兩邊都有數(shù)據(jù)接口觸片)。SDRAM（Synchronous DRAM）SDRAM（Synchronous DRAM）的中文名字是“內(nèi)核頻率時鐘頻率數(shù)據(jù)傳輸速率SDRAM的信號電平為LVTTL,工作電壓3.3V,屬于單端信號。對于同步存儲器件，有三個與工作速率相關(guān)的重要指標：內(nèi)核工作頻率、時鐘頻率、數(shù)

2、據(jù)傳輸速率。對于SDRAM而言，它的這三個速率是一樣的。SDRAM最高速率可達200MHz，設(shè)計中常用 的速率有100MHz、133MHz、167MHz。SDRAM存儲空間被分為若干邏輯塊(BANK)，取址時，首先需要提供BANK地址以找到待操作的邏輯塊，然后需要提供行地址和列地址以在該BANK內(nèi)定位存儲單元。因此，在器件資料上，SDRAM存儲容量的定義方式是:地址數(shù)位寬BANK數(shù)。由于行地址和列地址選擇處于SDRAM操作的不同階段，因此，行地址和列地址信號線可被相互利用。SDRAM（Synchronous DRAM）內(nèi)核頻率SDRAM的信號電平為LVTTL,工作電壓3.3V,BANK數(shù)地址數(shù)

3、位寬SDRAM（Synchronous DRAM）由上面各信號線的條數(shù)可計算出,BANK數(shù)為21=2,位寬=16，地址數(shù)為21128=219=512K,與數(shù)據(jù)手冊所給出的相一致。BANK數(shù)SDRAM（Synchronous DRAM）由上引腳介紹SDRAM（Synchronous DRAM）引腳介紹SDRAM（Synchronous DRAM）基本操作SDRAM（Synchronous DRAM）SDRAM的基本操作方式有以下幾種：空操作NOP、激活操作ACT、讀操作WRITE、預(yù)充電操作PRECHARGE、自刷新操作SELF REFRESH、配置寄存器操作LOAD MODE REG等。各操作

4、方式是通過CS#、RAS#、CAS#和WE#這幾根信號線的各種組合狀態(tài)組合而選擇的?；静僮鱏DRAM（Synchronous DRAM）SDR基本操作SDRAM（Synchronous DRAM）命 令 名 稱CS#RAS#CAS#WE#命令禁止（NOP:Command inhibit）HXXX空操作（NOP：No operation）LHHH激活操作（ACT：Select bank and active row）LLHH讀操作（READ：Select bank and column,and start READ burst）LHLH寫操作（WRITE：Select bank and col

5、umn,and start WRITE burst）LHLL突發(fā)操作停止（BTR：Burst terminate）LHHL預(yù)充電（PRE：Deactive row in bank or banks）LLHL自動刷新或自我刷新（REF：Auto refresh or self refresh）LLLH配置模式寄存器（LMR：Load mode register）LLLL基本操作SDRAM（Synchronous DRAM）命 ACT激活操作SDRAM（Synchronous DRAM）對SDRAM存儲單元的取址需提供三個參數(shù)：BANK地址、行地址和列地址。ACT操作時，存儲器控制器發(fā)出其中兩個址

6、:BANK地址和行地址，以便激活待操作的“行”。第三個參數(shù)，即列地址，將在READ或者WRITE操作中指定。此時，片選信號CS#和行選通信號RAS#需有效，列選通信號CAS#和寫使能信號WE#無效。在時鐘的上升沿采樣到行地址和BANK地址。ACTSDRAM（Synchronous DRAM）對SDRREAD讀操作SDRAM（Synchronous DRAM）存儲器控制器利用READ操作發(fā)出讀指令，同時發(fā)出兩個地址:BANK地址和列地址。READ操作的目的有兩個，其一是發(fā)出讀命令，其二是在地址總線上發(fā)出列地址。此時，片選信號CS#和列選通信號CAS#需有效，行選通信號RAS#和寫使能信號無效WE

7、#。在時鐘的上升沿采樣到列地址和BANK地址。READSDRAM（Synchronous DRAM）存儲器READ參數(shù)SDRAM（Synchronous DRAM）1.RAS to CAS delay,即RAS#信號有效后到CAS#信號有效，這之間的延時。在ACT指令選定待操作的行后，需要延時 ，才能切換到對列的選擇。READ參數(shù)SDRAM（Synchronous DRAM）1READ參數(shù)SDRAM（Synchronous DRAM）2.CLCAS Latency,即CAS潛伏期參數(shù)。READ指令發(fā)出后，存儲器根據(jù)采樣得到的行地址和列地址，將對應(yīng)存儲單元的數(shù)據(jù)放大，以便傳輸?shù)綌?shù)據(jù)總線上，這個過

8、程所消耗的延時稱為CL。因此，從READ指令發(fā)出到數(shù)據(jù)總線上出現(xiàn)第一個數(shù)據(jù)，這之間的延時定義為CL。READ參數(shù)SDRAM（Synchronous DRAM）2WRITE寫操作SDRAM（Synchronous DRAM）WRITE操作與READ操作類似，不同點在于WRITE時，需要有效WE#信號WRITESDRAM（Synchronous DRAM）WRWRITE參數(shù)SDRAM（Synchronous DRAM）1.Write Recovery Time,寫回時間，是指SDRAM將數(shù)據(jù)總線上待寫入的數(shù)據(jù)導(dǎo)入內(nèi)部存儲單元所需要的時間。WRITESDRAM（Synchronous DRAM）1.

9、BURST突發(fā)操作SDRAM（Synchronous DRAM）目前內(nèi)存的讀寫基本都是連續(xù)的，因為與CPU交換的數(shù)據(jù)量以一個Cache Line（即CPU內(nèi)Cache的存儲單位）的容量為準，一般為64字節(jié)。而現(xiàn)有的P-Bank位寬為8字節(jié)，那么就要一次連續(xù)傳輸8次，這就涉及到突發(fā)操作。突發(fā)（Burst）是指在同一行中相鄰的存儲單元連續(xù)進行數(shù)據(jù)傳輸?shù)姆绞?。采用BURST操作，可簡化讀寫命令，即一次讀寫命令可傳輸同一行中若干連續(xù)的存儲單元，一次傳輸字節(jié)的數(shù)量稱為突發(fā)長度(Burst Length)。下圖是突發(fā)長度為4的BURST操作示例。在發(fā)出讀命令的同時，地址總線上提供第一個存儲單元的列地址n,

10、此后SDRAM連續(xù)地在數(shù)據(jù)總線上發(fā)出同一行，列地址為n、n+1，n+2，n+3這個相連存儲單元的數(shù)據(jù)。BURSTSDRAM（Synchronous DRAM）目前BURST突發(fā)操作SDRAM（Synchronous DRAM）BURSTSDRAM（Synchronous DRAM）BURST突發(fā)操作SDRAM（Synchronous DRAM）單純就BURST操作來看，相對于非BURST操作，BURST操作本身并不能提高傳輸性能，但BURST操作有利于簡化SDRAM的讀寫命令，有利于系統(tǒng)整體性能的提升。這是因為CPU只需發(fā)一個命令便可以讀BL個字節(jié)，其余時間CPU可以用來做其它工作。SDRAM

11、的讀命令都是采用BURST操作，而寫命令可被配置為BURST或非BURST操作。若被配置為BURST操作，還需要設(shè)置突發(fā)長度，可選的長度有1、2、4、8，突發(fā)長度設(shè)置為1時，其等效于非BURST操作。BURSTSDRAM（Synchronous DRAM）單純PRECHARGE預(yù)充電操作SDRAM（Synchronous DRAM）對SDRAM內(nèi)部某一行的操作完成后，如需繼續(xù)對另一行進行操作，應(yīng)先關(guān)閉當前的工作行，該操作稱為PRECHAREG（預(yù)充電）操作。SDRAM存儲單元依靠電容充放電實現(xiàn)存儲單元邏輯狀態(tài)的記錄，因此在完成一次操作后，需對已操作完成的行進行回寫。PRECHARGE操作時，C

12、LK信號上升沿采樣到關(guān)鍵信號邏輯狀態(tài)分別為：CS#低電平有效、RAS#低電平有效、WE#低電平有效。在PRECHARGE操作中，引腳A10用于選擇是一個Bank還是所有Bank同時被預(yù)充電。當A10為高電平時，所有的Bank同時預(yù)充電，否則由BA指定充電的Bank地址。PRECHARGESDRAM（Synchronous DRAPRECHARGE預(yù)充電操作SDRAM（Synchronous DRAM）PRECHARGESDRAM（Synchronous DRAPRECHARGE參數(shù)SDRAM（Synchronous DRAM）1.指PRECHARGE指令到下一次ACT指令的延時PRECHARG

13、ESDRAM（Synchronous DRAAUTO PRECHARGE自動預(yù)充電操作SDRAM（Synchronous DRAM）PRECHARGE操作，要求存儲器控制器主動發(fā)出PRECHARGE命令，占用了寶貴的控制器資源。而AUTO PRECHARGE操作則無需外部控制器的指令即可自動地實現(xiàn)PRECHAREGE功能。AUTO PRECHARGE操作通過讀或?qū)懨畎l(fā)出時A10的狀態(tài)來決定。AUTO SDRAM（Synchronous DRAM）PR自刷新操作上電初始化寄存器配置SDRAM（Synchronous DRAM）SDRAM其余的操作還包括：AUTO REFRESH自動刷新操作SE

14、LF REFRESH自刷新操作上電初始化模式寄存器的配置需要注意的是：模式寄存器的配置是通過地址總線配置的，而不是數(shù)據(jù)總線發(fā)出的。正是這個原因，在SDRAM及DDR的設(shè)計中，地址總線的線充是不能任意交換的。而SRAM不涉及模式寄存器的配置，因此其地址總線線充是可以任意交換的。自刷新操作SDRAM（Synchronous DRAM）SDDDR指雙倍速率(Double Data Rate)，DDR SDRAM與SDRAM的基本結(jié)構(gòu)是相似的，最根本的區(qū)別在于DDR SDRAM支持在一個時鐘周期內(nèi)傳輸兩次數(shù)據(jù)，這是通過接口結(jié)構(gòu)的改進而實現(xiàn)的。DDR SDRAMDouble Data Rate SDRA

15、MDDR指雙倍速率(Double Data Rate)，DDRDDR SDRAM技術(shù)更新1、數(shù)據(jù)預(yù)取方式DDR SDRAM采用2倍預(yù)取結(jié)構(gòu)，即芯片內(nèi)部能以兩倍于時鐘運行的速率預(yù)取數(shù)據(jù)，從而使得芯片內(nèi)核工作速率僅為外部數(shù)據(jù)傳輸率的一半。SDRAM采用1倍預(yù)取結(jié)構(gòu)，即芯片內(nèi)核工作速率與外部數(shù)據(jù)傳輸速率相同。內(nèi)核工作速率越高，芯片工藝越復(fù)雜，基于這種工藝的限制，不可能快速地提高芯片內(nèi)核工作速率。在相同的內(nèi)核工作速率下，DDR SDRAM的外部數(shù)據(jù)傳輸速率為SDRAM的兩倍，從而提高了存儲器的傳輸效率。DDR SDRAMDouble Data Rate SDRAMDDR SDRAM1、數(shù)據(jù)預(yù)取方式DD

16、R SDRAMDDR SDRAM技術(shù)更新2、信號電平為提高信號完整性，DDR SDRAM采用SSTL_2(Stub Series Terminated Logic for 2.5V)電平，SST_2是由JEDEC制定的專用于存儲器接口的電平。從芯片引腳上看，DDR SDRAM的信號大多是單端信號，但本質(zhì)上都屬于差分對。SSTL電平的實現(xiàn)機制在于，將普通信號與參考電平Vref組合成差分對。高電平邏輯和低電平邏輯相對參考電平對稱分布，有利于噪聲裕量的提高和電壓擺幅的減小。同時，差分對的結(jié)構(gòu)也有利于信號溫度穩(wěn)定性的提高。DDR SDRAMDouble Data Rate SDRAMDDR SDRAM

17、2、信號電平DDR SDRAMDDR SDRAM技術(shù)更新SSTL_2電平的輸入門限定義如下圖所示DDR SDRAMDouble Data Rate SDRAM其中,VIH和VIL分別為輸入邏輯高電平和低電平門限值，它們各有一個交流參數(shù)AC和一個直流參數(shù)DC。信號沿第一次通過AC門限的時刻，是計算建立時間和保持時間的參考點。此后，只要信號不跨躍DC門限，則邏輯狀態(tài)將得到保持。DDR SDRAMSSTL_2電平的輸入門限定義如下圖所示DDDR SDRAM技術(shù)更新SSTL_2電平的輸入門限電平的定義DDR SDRAMDouble Data Rate SDRAMDDR SDRAMSSTL_2電平的輸入

18、門限電平的定義DDRDDR SDRAM技術(shù)更新DDR SDRAM的時鐘信號CK/CK#為SSTL-2電平的差分對，以其邊沿交叉點作為時序參考點，而不像SDRAM那樣采用CLK信號的中間電平1.5V作為時序參考點，這有利于減小時鐘信號抖動對時序的影響。DDR SDRAMDouble Data Rate SDRAMDDR SDRAMDDR SDRAM的時鐘信號CK/CK#為DDR SDRAM技術(shù)更新SSTL_2的匹配方式DDR SDRAMDouble Data Rate SDRAMRs為始端匹配電阻，RT為終端匹配電阻，上拉到VTT電平。匹配電阻取值需要滿足以下兩個要求：1.線路上的阻抗匹配2.線

19、路上的電流要求VTT需由外部電源提供，其取值為VREF-0.04VVREF+0.04VDDR SDRAMSSTL_2的匹配方式DDR SDRAMRDDR SDRAM技術(shù)更新3、數(shù)據(jù)信號采樣參考源與SDRAM不同，DDR SDRAM不再依靠時鐘信號CK/CK#實現(xiàn)對數(shù)據(jù)信號DQ的采樣，而是采用了與DQ同步的信號DQS(數(shù)據(jù)選通信號，Data strobe)作為采樣參考源。DQS是雙向信號，傳輸方向與DQ相同。因為DQS的使用，DDR SDRAM由SDRAM的共同時鐘系統(tǒng)，進化成了源同步時鐘系統(tǒng)。共同時鐘系統(tǒng)指接收端和發(fā)送端的時鐘由同一個時鐘源產(chǎn)生。源同步指數(shù)據(jù)和時鐘由同一個器件發(fā)出。可從時序推導(dǎo)

20、出，對于共同時鐘系統(tǒng)，它的布線長度是受頻率限制的，很難應(yīng)用于超過200M的頻率之上。而源同步則不受這個限制。從DDR1、2、3的數(shù)據(jù)信號采樣均為源同步系統(tǒng)。DDR SDRAMDouble Data Rate SDRAMDDR SDRAM3、數(shù)據(jù)信號采樣參考源DDR SDRAMDDR SDRAM技術(shù)更新綜上所述，看起來數(shù)據(jù)信號DQ與時鐘信號CK/CK#并沒有任何時序上的關(guān)系，那么如何保證數(shù)據(jù)信號與地址、控制信號的協(xié)同工作?這可通過存儲器內(nèi)部的DLL(延遲鎖相環(huán)）實現(xiàn)。利用DLL，可將DQS和CK的邊沿對齊，從而實現(xiàn)數(shù)據(jù)信號和地址、控制信號的協(xié)同工作。DDR SDRAMDouble Data Ra

21、te SDRAMDDR SDRAM綜上所述，看起來數(shù)據(jù)信號DQ與時鐘信號CK基本操作讀操作寫操作DDR SDRAM的操作方式與SDRAM基本相同，此處僅介紹讀和寫操作。DDR SDRAMDouble Data Rate SDRAM讀操作基本操作DDR SDRAM的操作方式與SDRAM基本相同，此基本操作讀操作寫操作DDR SDRAMDouble Data Rate SDRAM寫操作基本操作DDR SDRAM寫操作電源設(shè)計 DDR SDRAMDouble Data Rate SDRAMDDR SDRAM涉及四種電源：VDD:DDR SDRAM內(nèi)核工作電源，為2.5VVDDQ:DDR SDRAM數(shù)

22、據(jù)數(shù)據(jù)總線I/O接口電源，為2.5VVREF:SSTL_2參考電源VTT:SSTL_2終結(jié)電源1）上電順序：VDD和VDDQ同時上電，隨后VREF上電，VTT最后上電2）電平關(guān)系電源設(shè)計 DDR SDRAMDDR SDRAM涉及四種電源：電源設(shè)計 DDR SDRAMDouble Data Rate SDRAM3)功耗在四種電源，對VDD、VDDQ的功耗，需要根據(jù)廠家提供的器件數(shù)據(jù)手冊計算得出，一般每片DDR SDRAM，功耗不會超過1W。VREF，其只是提供參考電平，耗電量不會超過5mA，但VERF必須和VDDQ保持穩(wěn)定的關(guān)系，且對紋波的要求比較高要求VREF的紋波不能超過50mV。對于VTT

23、，除了CK/CK#信號外，DDR SDRAM的其它信號都將終結(jié)于VTT。由于數(shù)據(jù)信號為雙向信號，VTT需支持吸收電流和驅(qū)動電流這兩個方向的電流。某些設(shè)計中，信號無需VTT,這些設(shè)計應(yīng)滿足以下要求：連接同一存儲器控制器不多于兩片，直線長度短于2英寸。電源設(shè)計 DDR SDRAM3)功耗DDR2 SDRAMDouble Data Rate 2 SDRAMDDR2(Double Data Rate 2,兩倍數(shù)據(jù)速率，版本2)SDRAM，是由JEDEC國際標準組織開發(fā)的，基于DDR SDRAM升級的存儲技術(shù)。與DDR1相比，雖然其保持了一個時鐘周期完成兩次數(shù)據(jù)傳輸?shù)暮?，但DDR2在數(shù)據(jù)傳輸率，延時，等

24、方面都有了顯著提高。而這些性能的提高，主要來源于以下技術(shù)的提升：4n數(shù)據(jù)預(yù)取、ODT、Post CAS、封裝等。DDR2 SDRAMDDR2(Double Data RatDDR1與DDR2不同點DDR2 SDRAMDouble Data Rate 2 SDRAMDDR1與DDR2DDR2 SDRAM新增功能DDR3 SDRAMDouble Data Rate 3 SDRAM1. ODTODT是On-Die Termination的縮寫，其意思為內(nèi)部核心終結(jié)。從DDR2內(nèi)存開始內(nèi)部集成了終結(jié)電阻器，主板上的終結(jié)電路被移植到了內(nèi)存芯片中。在內(nèi)存芯片工作時系統(tǒng)會把終結(jié)電阻器屏蔽，而對于暫時不工作的內(nèi)存芯片則打開終結(jié)電阻器以減少信號的反射。由此DDR2內(nèi)存控制器可以通過ODT同時管理所有內(nèi)存引腳的信號終結(jié)。并且阻抗值也可以有多種選擇。如0、50、75、150等等。并且內(nèi)存控制器可以根據(jù)系統(tǒng)內(nèi)干擾信號的強度自動調(diào)整阻值的大小。新增功能DDR3 SDRAM1. ODTDDR3 SDRAMDouble Data Rate 3 SDRAM2007年6月26日，JEDEC完成了DDR3 SDRAM內(nèi)存標準的制定。 DDR3核心設(shè)計在于8-bit預(yù)取，提升帶寬的關(guān)鍵技術(shù)。DDR3 SDRAM2007年6月26日，JEDEC完成了DDDR2與D