數(shù)電邏輯門電路實(shí)驗(yàn)報(bào)告

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數(shù)電邏輯門電路實(shí)驗(yàn)報(bào)告

篇一：組合邏輯電路實(shí)驗(yàn)報(bào)告

課程名稱：數(shù)字電子技術(shù)基礎(chǔ)實(shí)驗(yàn)指導(dǎo)老師：樊偉敏

實(shí)驗(yàn)名稱：組合邏輯電路實(shí)驗(yàn)實(shí)驗(yàn)類型：設(shè)計(jì)類同組學(xué)生姓名：一、實(shí)驗(yàn)?zāi)康暮鸵螅ū靥睿┒?、?shí)驗(yàn)內(nèi)容和原理（必填）三、主要儀器設(shè)備（必填）五、實(shí)驗(yàn)數(shù)據(jù)記錄和處理七、討論、心得

實(shí)驗(yàn)?zāi)康?/p>

1.加深理解全加器和奇偶位判斷電路等典型組合邏輯電路的工作原理。2.熟悉74LS00、74LS11、74LS55等基本門電路的功能及其引腳。3.掌握組合集成電路元件的功能檢查方法。

4.掌握組合邏輯電路的功能測(cè)試方法及組合邏輯電路的設(shè)計(jì)方法。

二、主要儀器設(shè)備

74LS00（與非門）74LS55（與或非門）74LS11（與門）導(dǎo)線電源數(shù)電綜合實(shí)驗(yàn)箱

三、實(shí)驗(yàn)內(nèi)容和原理及結(jié)果

四、操作方法和實(shí)驗(yàn)步驟六、實(shí)驗(yàn)結(jié)果與分析（必填）

實(shí)驗(yàn)報(bào)告

一位全加器

1.1實(shí)驗(yàn)原理：全加器實(shí)現(xiàn)一位二進(jìn)制數(shù)的加法，輸入有被加數(shù)、加數(shù)和來自相鄰低位的進(jìn)位；輸出有全

加和與向高位的進(jìn)位。

1.2實(shí)驗(yàn)內(nèi)容：用74LS00與非門和74LS55與或非門設(shè)計(jì)一個(gè)一位全加器電路，并進(jìn)行功能測(cè)試。1.3設(shè)計(jì)過程：首先列出真值表，畫卡諾圖，然后寫出全加器的邏輯函數(shù)，函數(shù)如下：Si=Ai?Bi?Ci-1；Ci=AiBi+(Ai?Bi)C

i-1

異或門可通過Ai?Bi?AB?AB,即一個(gè)與非門；

(74LS00)，一個(gè)與或非門(74LS55)來實(shí)現(xiàn)。Ci=AiBi+(Ai?Bi)C

再取非，即一個(gè)非門(

i-1

?AiBi+(Ai?Bi)C

i-1

，通過一個(gè)與或非門AiBi+(Ai?Bi)C

i-1

用與非門）實(shí)現(xiàn)。

1.4仿真與實(shí)驗(yàn)電路圖：仿真與實(shí)驗(yàn)電路圖如圖1所示。

圖1

1

實(shí)驗(yàn)名稱：組合邏輯實(shí)驗(yàn)姓名： 學(xué)號(hào)：

1.5實(shí)驗(yàn)數(shù)據(jù)記錄以及實(shí)驗(yàn)結(jié)果

全加器實(shí)驗(yàn)測(cè)試結(jié)果滿足全加器的功能，真值表：

（二）

奇偶位判斷器

2.1實(shí)驗(yàn)原理：數(shù)碼奇偶位判斷電路是用來判別一組代碼中含1的位數(shù)是奇數(shù)還是偶數(shù)的一種組合電路。2.2實(shí)驗(yàn)內(nèi)容：用74LS00與非門和74LS55與或非門設(shè)計(jì)四位數(shù)奇偶位判斷電路，并進(jìn)行功能測(cè)試。2.3設(shè)計(jì)過程：首先列出真值表，畫卡諾圖，然后寫出電路的邏輯函數(shù)，即Z=A十B十

C十D

，當(dāng)代碼中

含1的位數(shù)為奇時(shí)，輸出為1，二極管發(fā)光。然后根據(jù)所提供的元件（兩個(gè)74LS00與非門、

三個(gè)74LS55與或非門），對(duì)該邏輯函數(shù)進(jìn)行轉(zhuǎn)化，使得能在現(xiàn)有元件的基礎(chǔ)上實(shí)現(xiàn)該邏輯函數(shù)。Z=（（A十B）十（C十D））,可用設(shè)計(jì)三個(gè)異或門來實(shí)現(xiàn)，即兩個(gè)74LS00與非門（實(shí)際用到了6個(gè)獨(dú)立的與非門）、三個(gè)74LS55與或非門來實(shí)現(xiàn)。

2.4仿真與實(shí)驗(yàn)電路圖：仿真與實(shí)驗(yàn)電路圖如圖2所示。

2

圖2

實(shí)驗(yàn)名稱：組合邏輯實(shí)驗(yàn)姓名：學(xué)號(hào)：

數(shù)據(jù)選擇器

（三）

3.1

實(shí)驗(yàn)原理：設(shè)計(jì)一個(gè)2選1數(shù)據(jù)選擇器。2個(gè)數(shù)據(jù)輸入端和1個(gè)輸出端Y和1個(gè)選擇輸入端A。設(shè)A取值分別0、1時(shí)，分別選擇數(shù)據(jù)D1、D0輸出。

3.2實(shí)驗(yàn)內(nèi)容：用74LS00與非門設(shè)計(jì)數(shù)據(jù)選擇器，并進(jìn)行功能測(cè)試。3.3設(shè)計(jì)過程：輸出的邏輯表達(dá)式為

Y?AD0?AD1?AD0?AD1，使用4個(gè)與非門即一塊

74LS00芯片即可。

3.4仿真與實(shí)驗(yàn)電路圖:仿真與實(shí)驗(yàn)電路圖如圖3所示。

3.5

圖3

實(shí)驗(yàn)名稱：組合邏輯實(shí)驗(yàn)姓名： 學(xué)號(hào)：

（四）

密碼鎖

4.1實(shí)驗(yàn)原理：設(shè)計(jì)一個(gè)密碼鎖。密碼鎖上有三個(gè)按鈕A、B、C。要求當(dāng)三個(gè)按鈕同時(shí)按下，或A、B兩

個(gè)同時(shí)按下且C不按下，或A、B中任一個(gè)單獨(dú)按下且C不按下時(shí)，鎖就能打開（L=1）；而當(dāng)按鍵不符合上述組合狀態(tài)時(shí)，將使報(bào)警燈亮（E=1）。輸出邏輯表達(dá)式L?AB?BC?AC?ABBCAC,E=!L使用四片與非門和一個(gè)與門來實(shí)現(xiàn)。4.2實(shí)驗(yàn)內(nèi)容：用74LS00與非門和74LS55與或非門設(shè)計(jì)代碼轉(zhuǎn)換電路電路，并進(jìn)行功能測(cè)試。

4.3仿真與實(shí)驗(yàn)電路圖：仿真與實(shí)驗(yàn)電路圖如（轉(zhuǎn)自：小草范文網(wǎng):數(shù)電邏輯門電路實(shí)驗(yàn)報(bào)告）圖4所示。

圖4

4.5

第七題：四舍五入電路，用于判別8421碼表示的十進(jìn)制數(shù)是否大于等于5。設(shè)輸入變量為ABCD，輸出函

數(shù)為L(zhǎng)，當(dāng)ABCD表示的十進(jìn)制數(shù)大于等于5時(shí)，輸出L為1，否則L為0。

輸出邏輯表達(dá)式為L(zhǎng)?AB?ACD，實(shí)驗(yàn)原理圖

實(shí)驗(yàn)名稱：組合邏輯實(shí)驗(yàn)姓名：學(xué)號(hào)：

第四題：設(shè)計(jì)一個(gè)報(bào)警電路。某一機(jī)械裝置有四個(gè)傳感器A、B、C、D，如果傳感器A的輸出為1，且B、

C、D三個(gè)中至少有兩個(gè)輸出也為1，整個(gè)裝置處于正常

工作狀態(tài)，否則裝置工作異常，報(bào)警燈L亮，即輸出L=1

輸出邏輯表達(dá)式為L(zhǎng)?ABD?ABC?ACD?ABD?ABC?ACD，即使用二片與或非門來實(shí)現(xiàn)。原理圖：

第六題：設(shè)計(jì)一個(gè)判別電路:有兩組代碼

A2A1A0

和

B2B1B0

，判別兩碼組是否相等。如果相等則輸出1信號(hào)；

否則，輸出0信號(hào)。

A2與B2進(jìn)行同或比較，同樣對(duì)A1、B1和A0、B0進(jìn)行

同或，最后把結(jié)果求余。Y=

(A2?B2)(A1?B1)(A0?B0),其中？表示

同或

第十題：設(shè)計(jì)一個(gè)組合邏輯電路，要求有三個(gè)輸入

A2A1A0,二個(gè)輸出Y1Y0表示一個(gè)二進(jìn)制數(shù)，其值等于

輸入“1”的數(shù)目。例如A2A1A0=110時(shí)，Y1Y0=10。

Y1=A0A1+A1A2+A2A0?A0A1?A1A2?A2A0;

5

，實(shí)驗(yàn)原理圖：

篇二：數(shù)字電子電路數(shù)電實(shí)驗(yàn)報(bào)告組合邏輯電路設(shè)計(jì)

組合邏輯電路設(shè)計(jì)

一、實(shí)驗(yàn)?zāi)康?/p>

1、 掌握用基本門電路實(shí)現(xiàn)組合電路的設(shè)計(jì)方法。

2、 掌握實(shí)現(xiàn)組合電路的連接及調(diào)試方法。通過功能驗(yàn)證鍛煉解決實(shí)際問題的能力。二、實(shí)驗(yàn)內(nèi)容

（一） 概論

設(shè)計(jì)電路的一般過程：實(shí)際邏輯問題f抽象邏輯問題f列真值表f畫卡諾圖f圖形化簡(jiǎn)f簡(jiǎn)化表達(dá)式…畫出邏輯圖

設(shè)計(jì)中應(yīng)該注意的問題：卡諾圖或公式化簡(jiǎn)是實(shí)現(xiàn)組合電路設(shè)計(jì)的關(guān)鍵步驟。為使電路簡(jiǎn)單，使用器件最少，往往要對(duì)不同的化簡(jiǎn)方法進(jìn)行比較，得到一個(gè)合理的電路。對(duì)于多輸出實(shí)現(xiàn)組合電路，為了使得總的邏輯電路最簡(jiǎn)，在各個(gè)輸出函數(shù)化簡(jiǎn)時(shí)不能孤立地考慮各個(gè)輸出函數(shù)如何化簡(jiǎn)，而應(yīng)注意盡可能找出多個(gè)輸出函數(shù)的同類項(xiàng)，使總體設(shè)計(jì)最簡(jiǎn)。

（二） 實(shí)踐

實(shí)驗(yàn)題目

裝……訂……線

實(shí)驗(yàn)要求：從實(shí)驗(yàn)內(nèi)容所列的題目中選擇一個(gè)題目進(jìn)行設(shè)計(jì)，設(shè)計(jì)方法和方案不限。要求首先進(jìn)行計(jì)算機(jī)仿真，實(shí)現(xiàn)題目功能。然后在數(shù)字實(shí)驗(yàn)系統(tǒng)中完成實(shí)際操作。自行設(shè)計(jì)測(cè)試表格，完成實(shí)際電路的測(cè)試。

（三）實(shí)驗(yàn)設(shè)計(jì)

（1） 設(shè)計(jì)一個(gè)四人表決電路

要求：四人表決（用電平開關(guān)表決，當(dāng)開關(guān)為高電平時(shí)表示同意，當(dāng)開關(guān)為低電平時(shí)表示反對(duì)）時(shí)，當(dāng)多數(shù)人通過時(shí)（三個(gè)以上開關(guān)為高電平）用發(fā)光二極管顯示有效，否則發(fā)光二極管顯示無效。試用基本邏輯門設(shè)計(jì)該電路。具體電路形式不限。并在實(shí)驗(yàn)臺(tái)上進(jìn)行調(diào)試及驗(yàn)證。

（2） 器材：數(shù)字試驗(yàn)系統(tǒng)一臺(tái)，TTL型集成電路與門74LS11，或門74LS32各一塊。（3）電路設(shè)計(jì)過程

根據(jù)設(shè)計(jì)任務(wù)要求建立輸入、輸出變量，并列出真值表:A、B、C、D為表決輸入信號(hào)，Q為輸出顯示信號(hào)。

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三、實(shí)驗(yàn)步驟1、選好芯片，并連線

布線圖

2、測(cè)試結(jié)果

真值表

…訂……線

四、實(shí)驗(yàn)總結(jié)

??二？？？？？？？？+??????’

根據(jù)真值表寫出邏輯表達(dá)式

??+????’？？？？+??’??????+?

???????????????????

???????=??????+??????+??????+??????/

用邏輯表達(dá)式化簡(jiǎn)法簡(jiǎn)化邏輯表達(dá)式

??=??????+??????+??????+??????=???? ??+??

??????????????????????????????????

+??????+??=??????'??'+??'??'????

????????????????????????

本次實(shí)驗(yàn)總體效果較為滿意，通過做表決器實(shí)驗(yàn)，了解到了芯片的用途，與書本相結(jié)合。各個(gè)方面都達(dá)到了預(yù)期的效果和目標(biāo)。本次實(shí)驗(yàn)收獲較大。

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篇三：關(guān)于數(shù)字邏輯門電路平均延遲時(shí)間的實(shí)驗(yàn)測(cè)量

關(guān)于數(shù)字邏輯門電路平均傳輸延遲時(shí)間的實(shí)驗(yàn)測(cè)量

胥學(xué)金

（西南科技大學(xué)電工電子中心中國(guó)綿陽621010）

摘要本文在數(shù)字電子技術(shù)基礎(chǔ)普通實(shí)驗(yàn)技術(shù)條件下，給出了幾種門電路平均延遲

時(shí)間實(shí)驗(yàn)測(cè)量方法，以便于大家實(shí)驗(yàn)時(shí)選用。

關(guān)鍵詞邏輯門電路平均傳輸延遲時(shí)間實(shí)驗(yàn)測(cè)量方

引言

在數(shù)字技術(shù)中，關(guān)于邏輯門電路參數(shù)的測(cè)試，對(duì)掌握電氣特性和應(yīng)用非常重要。特別是門電路平均傳輸延遲時(shí)間的測(cè)量?，F(xiàn)就門電路平均延遲時(shí)間（tpd）的定義和有關(guān)實(shí)驗(yàn)測(cè)試方法總結(jié)如下，以供實(shí)驗(yàn)者在做實(shí)驗(yàn)時(shí)選用和參考。

tpd的定義

現(xiàn)以二輸入與非門為例，說明門電路平均延遲時(shí)間tpd的定義。TTL與非門傳輸延遲時(shí)間tpd，當(dāng)與非門輸入一個(gè)脈沖波形時(shí)，其輸出波形有一定的延遲，如圖1所示。定義了以下兩個(gè)延遲時(shí)間：

導(dǎo)通延遲時(shí)間tPHL——從輸入波形上升沿的中點(diǎn)到輸出波形下降沿的中點(diǎn)所經(jīng)歷的時(shí)間。

截止延遲時(shí)間tPLH——從輸入波形下降沿的中點(diǎn)到輸出波形上升沿的中點(diǎn)所經(jīng)歷的時(shí)間。

Vi

Vo

圖1TTL與非門的傳輸時(shí)間

PHL

tPLH

由于導(dǎo)通延遲時(shí)間與截止延遲時(shí)間一般不等，所以與非門的傳輸延遲時(shí)間tpd是tPHL

和tPLH的平均值。即定義為：

tpd

tPLH?tPHL?

2

oooooo（1）

一般TTL與非門傳輸延遲時(shí)間tpd的值約為幾納秒?十幾個(gè)納秒。

定義法［1］對(duì)tpd的實(shí)驗(yàn)測(cè)量

在實(shí)驗(yàn)測(cè)量時(shí)，選用CD4069（六反相器）、TTL74LS00

（4-2輸入與非門），或74HC08（4-2輸入與門）等芯片，在含有上述芯片的面包板或?qū)嶒?yàn)板上，給芯片加載5伏直

流電源，用EE1641B函數(shù)發(fā)生器的TTL輸出端，輸出4伏/200KHZ方波，作為門電路的輸入信號(hào)，然后用VP-5220D型雙蹤示波器，雙通道校準(zhǔn)后，同時(shí)測(cè)試芯片上某個(gè)門電路的輸入/輸出端信號(hào)波形。實(shí)驗(yàn)原理電路如圖2所示。

圖2定義法測(cè)tpd實(shí)驗(yàn)原理圖

注意，示波器靈敏度打到1V/DIV，掃描時(shí)間用uS/DIV并用X10擴(kuò)展與之配合；示波器信號(hào)可選用DC耦合。

測(cè)試過程中，讓輸入/輸出信號(hào)波形的上、下幅度，分別關(guān)于X標(biāo)尺對(duì)稱，并重合，顯示邊緣清晰，然后在X標(biāo)尺

文檔來源為:從網(wǎng)絡(luò)收集整理.word版本可編輯.歡迎下載支持.上讀出前、后延遲時(shí)間，代入（1）式計(jì)算tpd，并填于表1.中，比較異同。

從表1中可看出：

（

1）實(shí)驗(yàn)測(cè)試tpd參數(shù)與手冊(cè)tpd

參數(shù)有誤差，這里忽略示波器固有延遲時(shí)間，但測(cè)試數(shù)據(jù)與手冊(cè)數(shù)據(jù)變化趨勢(shì)一致，說明測(cè)試方法正確、結(jié)果可信。

（2）測(cè)試結(jié)果表明，不同門電路芯片

tpd不同，CMOS比TTL大。

振蕩法［2］的實(shí)驗(yàn)測(cè)量

用74LS00上3/4個(gè)門（或3個(gè)以上的奇數(shù)個(gè)門）接成3級(jí)環(huán)型振蕩器，如圖3所示。

圖3振蕩法測(cè)tpd實(shí)驗(yàn)原理圖

上電后，用VP-5220D型雙蹤示波器，單通道校準(zhǔn)后，掃描時(shí)間用uS/DIV并用X10擴(kuò)展，對(duì)地測(cè)試某個(gè)門輸出端信號(hào)波形，該波形為自激振蕩正弦波，靠擾動(dòng)起振。讀出正弦波周期T，然后用下式（2）計(jì)算tpd，為5.3ns量級(jí)（級(jí)聯(lián)法為13ns）。

計(jì)算公式：

tpd=T/2n……（2）

其中，T為周期,n=3（環(huán)型振蕩器上門的個(gè)數(shù)）。

5級(jí)聯(lián)法［3］的實(shí)驗(yàn)測(cè)量

用CD4069上的5/6個(gè)門（也可以用6個(gè)，主要是增加延遲時(shí)間以利于測(cè)量）串聯(lián)起來，接成如下級(jí)聯(lián)實(shí)驗(yàn)電路，如圖4示。

圖4級(jí)聯(lián)法測(cè)tpd實(shí)驗(yàn)原理圖

上電后，用EE1641B函數(shù)發(fā)生器的TTL輸出端，輸出200KHZ以上標(biāo)準(zhǔn)幅度方波，作為門電路的輸入信號(hào)ui，用VP-5220D型雙蹤示波器，如定義法一樣，用雙通道測(cè)量級(jí)聯(lián)門電路的輸入/輸出端信號(hào)uo波形，讀出前、后延遲時(shí)間，代入下式（3）計(jì)算tpd，并填入下表中。

Tpd=1/2n*（tlh+thl）.....（3），

其中，n=5（級(jí)聯(lián)門的個(gè)數(shù)）。

然后，撤除門電路輸入端上信號(hào)和示波器輸入通道，把級(jí)聯(lián)門電路的輸出端與輸入端首尾相聯(lián)，構(gòu)成5級(jí)環(huán)型振蕩器，如圖5所示。并振蕩法測(cè)算tpd==T/2n，其中n=5（串聯(lián)門的個(gè)數(shù)）。填于表2.中，并與級(jí)聯(lián)法tpd比較。從表2中可看出，即使相同芯片的門電路，tpd不同測(cè)試方法間存在有一定的誤差，但結(jié)果都在幾個(gè)ns量級(jí)。

圖5環(huán)型振蕩器

6.尖峰法［3］及其測(cè)試

在邏輯電路，特別是在組合電路中，由競(jìng)爭(zhēng)引起的冒險(xiǎn)要出現(xiàn)尖峰脈沖干擾現(xiàn)象（俗稱毛刺）。它的產(chǎn)生原因[4]有三：

（1）信號(hào)在傳輸線路上的延遲時(shí)間，或不能同時(shí)到達(dá)；（2）信號(hào)在芯片上通過有關(guān)門電路的傳輸延遲；（3）信號(hào)的上沿升和下降沿時(shí)間不為零.等引起競(jìng)爭(zhēng)，進(jìn)而可能產(chǎn)生冒險(xiǎn)現(xiàn)象。

若不考濾（1）、（3）和輸出級(jí)的延遲，而主要考濾有關(guān)組合門電路的延遲時(shí)間，或門電路的延遲時(shí)間占主要矛盾時(shí)（在某些頻率不高的電路中是客觀存在的），引起組合電路的競(jìng)爭(zhēng)與冒險(xiǎn)原因，主要就是tpd。因此，若能測(cè)量尖峰脈寬的量級(jí)，就是tpd的量級(jí)。于是可構(gòu)造尖峰產(chǎn)生電路，既可觀察競(jìng)爭(zhēng)與冒險(xiǎn)，又能測(cè)量尖峰脈寬，還能得到tpd