微電子學(xué)概論 Chap05課件

集成電路設(shè)計(jì)

北京大學(xué)集成電路設(shè)計(jì)

北京大學(xué)1集成電路設(shè)計(jì)與制造的主要流程框架設(shè)計(jì)芯片檢測(cè)單晶、外延材料掩膜版芯片制造過(guò)程封裝測(cè)試系統(tǒng)需求集成電路設(shè)計(jì)與制造的主要流程框架設(shè)計(jì)芯片檢測(cè)單晶、外延材料掩2集成電路的設(shè)計(jì)過(guò)程:設(shè)計(jì)創(chuàng)意+仿真驗(yàn)證集成電路芯片設(shè)計(jì)過(guò)程框架From吉利久教授是功能要求行為設(shè)計(jì)（VHDL）行為仿真綜合、優(yōu)化——網(wǎng)表時(shí)序仿真布局布線(xiàn)——版圖后仿真否是否否是Singoff—設(shè)計(jì)業(yè)—集成電路的設(shè)計(jì)過(guò)程:集3引言半導(dǎo)體器件物理基礎(chǔ)：包括PN結(jié)的物理機(jī)制、雙極管、MOS管的工作原理等器件小規(guī)模電路大規(guī)模電路超大規(guī)模電路甚大規(guī)模電路電路的制備工藝：光刻、刻蝕、氧化、離子注入、擴(kuò)散、化學(xué)氣相淀積、金屬蒸發(fā)或?yàn)R射、封裝等工序集成電路設(shè)計(jì)：另一重要環(huán)節(jié)，最能反映人的能動(dòng)性結(jié)合具體的電路，具體的系統(tǒng)，設(shè)計(jì)出各種各樣的電路掌握正確的設(shè)計(jì)方法，可以以不變應(yīng)萬(wàn)變，隨著電路規(guī)模的增大，計(jì)算機(jī)輔助設(shè)計(jì)手段在集成電路設(shè)計(jì)中起著越來(lái)越重要的作用引言半導(dǎo)體器件物理基礎(chǔ)：包括PN結(jié)的物理機(jī)制、雙極4引言

什么是集成電路？(相對(duì)分立器件組成的電路而言)把組成電路的元件、器件以及相互間的連線(xiàn)放在單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片上，把這個(gè)芯片放到管殼中進(jìn)行封裝，電路與外部的連接靠引腳完成。什么是集成電路設(shè)計(jì)？根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證全局優(yōu)化，設(shè)計(jì)出滿(mǎn)足要求的集成電路。引言什么是集成電路？(相對(duì)分立器件組成的電路而5

設(shè)計(jì)的基本過(guò)程（舉例）功能設(shè)計(jì)邏輯和電路設(shè)計(jì)版圖設(shè)計(jì)集成電路設(shè)計(jì)的最終輸出是掩膜版圖，通過(guò)制版和工藝流片可以得到所需的集成電路。設(shè)計(jì)與制備之間的接口：版圖設(shè)計(jì)的基本過(guò)程（舉例）6主要內(nèi)容

IC設(shè)計(jì)特點(diǎn)及設(shè)計(jì)信息描述典型設(shè)計(jì)流程典型的布圖設(shè)計(jì)方法及可測(cè)性設(shè)計(jì)技術(shù)主要內(nèi)容IC設(shè)計(jì)特點(diǎn)及設(shè)計(jì)信息描述7設(shè)計(jì)特點(diǎn)和設(shè)計(jì)信息描述設(shè)計(jì)特點(diǎn)(與分立電路相比)對(duì)設(shè)計(jì)正確性提出更為嚴(yán)格的要求測(cè)試問(wèn)題版圖設(shè)計(jì)：布局布線(xiàn)分層分級(jí)設(shè)計(jì)(Hierarchicaldesign)和模塊化設(shè)計(jì)

高度復(fù)雜電路系統(tǒng)的要求什么是分層分級(jí)設(shè)計(jì)？將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問(wèn)題分解為復(fù)雜性較低的設(shè)計(jì)級(jí)別，這個(gè)級(jí)別可以再分解到復(fù)雜性更低的設(shè)計(jì)級(jí)別；這樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也就是說(shuō)，能相當(dāng)容易地由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)。一般來(lái)說(shuō)，級(jí)別越高，抽象程度越高；級(jí)別越低，細(xì)節(jié)越具體設(shè)計(jì)特點(diǎn)和設(shè)計(jì)信息描述設(shè)計(jì)特點(diǎn)(與分立電路相比)8從層次和域表示分層分級(jí)設(shè)計(jì)思想域：行為域：集成電路的功能結(jié)構(gòu)域：集成電路的邏輯和電路組成物理域：集成電路掩膜版的幾何特性和物理特性的具體實(shí)現(xiàn)層次：系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)(也稱(chēng)RTL級(jí))、邏輯級(jí)與電路級(jí)從層次和域表示分層分級(jí)設(shè)計(jì)思想域：行為域：集成電路的功能9微電子學(xué)概論Chap05課件10系統(tǒng)級(jí)行為、性能描述CPU、存儲(chǔ)器、控制器等芯片、電路板、子系統(tǒng)算法級(jí)I/O算法硬件模塊、數(shù)據(jù)結(jié)構(gòu)部件間的物理連接RTL級(jí)狀態(tài)表ALU、寄存器、MUX微存儲(chǔ)器芯片、宏單元邏輯級(jí)布爾方程門(mén)、觸發(fā)器單元布圖電路級(jí)微分方程晶體管、電阻、電容管子布圖系統(tǒng)級(jí)行為、性能描述CPU、存儲(chǔ)器、控制器等芯片、電路板、子11設(shè)計(jì)信息描述

分類(lèi)內(nèi)容語(yǔ)言描述(如VHDL語(yǔ)言、Verilog語(yǔ)言等)功能描述與邏輯描述功能設(shè)計(jì)功能圖邏輯設(shè)計(jì)邏輯圖電路設(shè)計(jì)電路圖設(shè)計(jì)圖版圖設(shè)計(jì)符號(hào)式版圖,版圖舉例：x=a’b+ab’；CMOS與非門(mén)；CMOS反相器版圖設(shè)計(jì)信息描述分類(lèi)內(nèi)容語(yǔ)言描述(如VHDL語(yǔ)言、Verilo12什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來(lái)表示。版圖與所采用的制備工藝緊密相關(guān)什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟13設(shè)計(jì)流程理想的設(shè)計(jì)流程(自頂向下：TOP-DOWN）

系統(tǒng)功能設(shè)計(jì)，邏輯和電路設(shè)計(jì)，版圖設(shè)計(jì)

硅編譯器

siliconcompiler

(算法級(jí)、RTL級(jí)向下） 門(mén)陣列、標(biāo)準(zhǔn)單元陣列等邏輯和電路描述系統(tǒng)性能編譯器系統(tǒng)性能指標(biāo)性能和功能描述邏輯和電路編譯器幾何版圖描述版圖編譯器制版及流片統(tǒng)一數(shù)據(jù)庫(kù)設(shè)計(jì)流程理想的設(shè)計(jì)流程(自頂向下：TOP-DOWN）邏輯和14典型的實(shí)際設(shè)計(jì)流程需要較多的人工干預(yù)某些設(shè)計(jì)階段無(wú)自動(dòng)設(shè)計(jì)軟件，通過(guò)模擬分析軟件來(lái)完成設(shè)計(jì)各級(jí)設(shè)計(jì)需要驗(yàn)證典型的實(shí)際設(shè)計(jì)流程需要較多的人工干預(yù)15典型的實(shí)際設(shè)計(jì)流程1、系統(tǒng)功能設(shè)計(jì)目標(biāo)：實(shí)現(xiàn)系統(tǒng)功能，滿(mǎn)足基本性能要求過(guò)程：功能塊劃分，RTL級(jí)描述，行為仿真

功能塊劃分

RTL級(jí)描述（RTL級(jí)VHDL、Verilog)

RTL級(jí)行為仿真：總體功能和時(shí)序是否正確典型的實(shí)際設(shè)計(jì)流程1、系統(tǒng)功能設(shè)計(jì)16功能塊劃分原則：既要使功能塊之間的連線(xiàn)盡可能地少，接口清晰，又要求功能塊規(guī)模合理，便于各個(gè)功能塊各自獨(dú)立設(shè)計(jì)。同時(shí)在功能塊最大規(guī)模的選擇時(shí)要考慮設(shè)計(jì)軟件可處理的設(shè)計(jì)級(jí)別功能塊劃分原則：17

算法級(jí)：包含算法級(jí)綜合：將算法級(jí)描述轉(zhuǎn)換到

RTL級(jí)描述綜合：通過(guò)附加一定的約束條件從高一級(jí)設(shè)計(jì)層次直接轉(zhuǎn)換到低一級(jí)設(shè)計(jì)層次的過(guò)程邏輯級(jí)：較小規(guī)模電路算法級(jí)：包含算法級(jí)綜合：將算法級(jí)描述轉(zhuǎn)換到18實(shí)際設(shè)計(jì)流程系統(tǒng)功能設(shè)計(jì)輸出：語(yǔ)言或功能圖軟件支持：多目標(biāo)多約束條件優(yōu)化問(wèn)題無(wú)自動(dòng)設(shè)計(jì)軟件仿真軟件：VHDL仿真器、Verilog仿真器實(shí)際設(shè)計(jì)流程系統(tǒng)功能設(shè)計(jì)19實(shí)際設(shè)計(jì)流程2、邏輯和電路設(shè)計(jì)概念：確定滿(mǎn)足一定邏輯或電路功能的由邏輯或電路單元組成的邏輯或電路結(jié)構(gòu)過(guò)程：A.數(shù)字電路：RTL級(jí)描述

邏輯綜合(Synopsys,Ambit)

邏輯網(wǎng)表

邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)化難以綜合的：人工設(shè)計(jì)后進(jìn)行原理圖輸入，再進(jìn)行 邏輯模擬實(shí)際設(shè)計(jì)流程2、邏輯和電路設(shè)計(jì)20

電路實(shí)現(xiàn)（包括滿(mǎn)足電路性能要求的電路結(jié)構(gòu)和元件參數(shù))：調(diào)用單元庫(kù)完成；

沒(méi)有單元庫(kù)支持：對(duì)各單元進(jìn)行電路設(shè)計(jì)，通過(guò)電路模擬與分析，預(yù)測(cè)電路的直流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器件參數(shù)，直到獲得滿(mǎn)意的結(jié)果。由此可形成用戶(hù)自己的單元庫(kù)

21單元庫(kù)：一組單元電路的集合經(jīng)過(guò)優(yōu)化設(shè)計(jì)、并通過(guò)設(shè)計(jì)規(guī)則檢查和反復(fù)工藝驗(yàn)證，能正確反映所需的邏輯和電路功能以及性能，適合于工藝制備，可達(dá)到最大的成品率。元件門(mén)元胞宏單元（功能塊）基于單元庫(kù)的描述：層次描述單元庫(kù)可由廠家提供，可由用戶(hù)自行建立單元庫(kù)：一組單元電路的集合22

B.模擬電路：尚無(wú)良好的綜合軟件

RTL級(jí)仿真通過(guò)后，根據(jù)經(jīng)驗(yàn)進(jìn)行電路設(shè)計(jì)

邏輯和電路設(shè)計(jì)的輸出：網(wǎng)表（元件及其連接關(guān)系）或邏輯圖、電路圖

軟件支持：邏輯綜合、邏輯模擬、電路模擬、時(shí)序分析等軟件(EDA軟件系統(tǒng)中已集成)

電路模擬與驗(yàn)證原理圖輸入模擬單元庫(kù)B.模擬電路：尚無(wú)良好的綜合軟件電路模擬與驗(yàn)證原理23實(shí)際設(shè)計(jì)流程3.版圖設(shè)計(jì)概念：根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來(lái)設(shè)計(jì)光刻用的掩膜版圖，

IC設(shè)計(jì)的最終輸出。什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來(lái)表示。版圖與所采用的制備工藝緊密相關(guān)實(shí)際設(shè)計(jì)流程3.版圖設(shè)計(jì)24版圖設(shè)計(jì)過(guò)程：由底向上過(guò)程主要是布局布線(xiàn)過(guò)程布局：將模塊安置在芯片的適當(dāng)位置，滿(mǎn)足一定目標(biāo)函數(shù)。對(duì)級(jí)別最低的功能塊，是指根據(jù)連接關(guān)系，確定各單元的位置，級(jí)別高一些的，是分配較低級(jí)別功能塊的位置，使芯片面積盡量小。布線(xiàn)：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）百分之百完成連線(xiàn)。布線(xiàn)均勻，優(yōu)化連線(xiàn)長(zhǎng)度、保證布通率。版圖設(shè)計(jì)過(guò)程：由底向上過(guò)程25版圖設(shè)計(jì)過(guò)程大多數(shù)基于單元庫(kù)實(shí)現(xiàn)（1）軟件自動(dòng)轉(zhuǎn)換到版圖，可人工調(diào)整（規(guī)則芯片）（2）布圖規(guī)劃（floorplanning)工具布局布線(xiàn)工具（place&route）布圖規(guī)劃：在一定約束條件下對(duì)設(shè)計(jì)進(jìn)行物理劃分，并初步確定芯片面積和形狀、單元區(qū)位置、功能塊的面積形狀和相對(duì)位置、I/O位置，產(chǎn)生布線(xiàn)網(wǎng)格，還可以規(guī)劃電源、地線(xiàn)以及數(shù)據(jù)通道分布（3）全人工版圖設(shè)計(jì)：人工布圖規(guī)劃，提取單元，人工布局布線(xiàn)（由底向上：小功能塊到大功能塊）版圖設(shè)計(jì)過(guò)程26單元庫(kù)中基本單元較小的功能塊總體版圖版圖檢查與驗(yàn)證布局布線(xiàn)布局布線(xiàn)較大的功能塊布局布線(xiàn)布圖規(guī)劃人工版圖設(shè)計(jì)典型過(guò)程單元庫(kù)中基本單元較小的功能塊總體版圖版圖檢查與驗(yàn)證布局布線(xiàn)布27版圖驗(yàn)證與檢查

DRC：幾何設(shè)計(jì)規(guī)則檢查

ERC：電學(xué)規(guī)則檢查

LVS：網(wǎng)表一致性檢查

POSTSIM：后仿真（提取實(shí)際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級(jí)網(wǎng)表，進(jìn)行開(kāi)關(guān)級(jí)邏輯模擬或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和時(shí)序性能等)，產(chǎn)生測(cè)試向量軟件支持：成熟的CAD工具用于版圖編輯、人機(jī)交互式布局布線(xiàn)、自動(dòng)布局布線(xiàn)以及版圖檢查和驗(yàn)證版圖驗(yàn)證與檢查28

設(shè)計(jì)規(guī)則

IC設(shè)計(jì)與工藝制備之間的接口制定目的：使芯片尺寸在盡可能小的前提下，避免線(xiàn)條寬度的偏差和不同層版套準(zhǔn)偏差可能帶來(lái)的問(wèn)題，盡可能地提高電路制備的成品率什么是設(shè)計(jì)規(guī)則？考慮器件在正常工作的條件下，根據(jù)實(shí)際工藝水平(包括光刻特性、刻蝕能力、對(duì)準(zhǔn)容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線(xiàn)寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。設(shè)計(jì)規(guī)則29設(shè)計(jì)規(guī)則的表示方法以為單位：把大多數(shù)尺寸（覆蓋，出頭等等）約定為的倍數(shù)

與工藝線(xiàn)所具有的工藝分辨率有關(guān)，線(xiàn)寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差，一般等于柵長(zhǎng)度的一半。優(yōu)點(diǎn)：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸舉例：以微米為單位：每個(gè)尺寸之間沒(méi)有必然的比例關(guān)系，提高每一尺寸的合理度；簡(jiǎn)化度不高舉例：設(shè)計(jì)規(guī)則的表示方法30總體要求系統(tǒng)功能設(shè)計(jì)寄存器傳輸級(jí)描述寄存器傳輸級(jí)模擬與驗(yàn)證子系統(tǒng)/功能塊綜合門(mén)級(jí)邏輯網(wǎng)表邏輯模擬與驗(yàn)證電路模擬與驗(yàn)證版圖生成邏輯圖電路圖總體要求系統(tǒng)功能設(shè)計(jì)寄存器傳輸級(jí)描述寄存器傳輸級(jí)模擬與驗(yàn)證子31最終版圖數(shù)據(jù)與測(cè)試向量制版與工藝流片計(jì)算機(jī)輔助測(cè)試(ICCAT)生產(chǎn)定型工藝模擬版圖幾何設(shè)計(jì)規(guī)則和電學(xué)規(guī)則檢查網(wǎng)表一致性檢查和后仿真最終版圖數(shù)據(jù)與測(cè)試向量制版與工藝流片計(jì)算機(jī)輔助測(cè)試(ICCA32

IC設(shè)計(jì)流程視具體系統(tǒng)而定隨著ICCAD系統(tǒng)的發(fā)展，IC設(shè)計(jì)更側(cè)重系統(tǒng)設(shè)計(jì)正向設(shè)計(jì)，逆向設(shè)計(jì)

SoC:IP（IntelligentProprietary）庫(kù)(優(yōu)化設(shè)計(jì))軟核：行為級(jí)描述firmIP:門(mén)級(jí)

hardIP:版圖級(jí)，

D/AA/DDRAM，優(yōu)化的深亞微米電路等

IC設(shè)計(jì)與電路制備相對(duì)獨(dú)立的新模式

Foundry的出現(xiàn)IC設(shè)計(jì)流程視具體系統(tǒng)而定33VDSM電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響VDSM電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響34VDSM電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響時(shí)序問(wèn)題突出，互連延遲超過(guò)門(mén)延遲，邏輯設(shè)計(jì)用的互連延遲模型與實(shí)際互連延遲特性不一致，通過(guò)邏輯設(shè)計(jì)的時(shí)序在布局布線(xiàn)后不符合要求。在邏輯設(shè)計(jì)階段加入物理設(shè)計(jì)的數(shù)據(jù)綜合優(yōu)化中的關(guān)鍵路徑以SDF格式傳給布圖規(guī)劃，初步的連線(xiàn)延遲再傳給綜合優(yōu)化工具（以PDEF格式）布局后將更精確的互連信息通過(guò)FLOORPLANTOOL傳給綜合優(yōu)化工具，進(jìn)行布局迭代時(shí)延驅(qū)動(dòng)布線(xiàn)，完成后進(jìn)行延遲計(jì)算和時(shí)序分析，布線(xiàn)迭代VDSM電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響時(shí)序問(wèn)題突出，互連延遲超過(guò)門(mén)35VDSM電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響布圖時(shí)面向互連，先布互連網(wǎng)，再布模塊集成度提高：可重用（REUSE）模塊

IP模塊針對(duì)各IP模塊和其他模塊進(jìn)行布圖規(guī)劃，如何對(duì)IP模塊等已設(shè)計(jì)好的模塊進(jìn)行處理功耗問(wèn)題，尤其高層次設(shè)計(jì)中考慮布圖中寄生參數(shù)提取變成三維問(wèn)題VDSM電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響布圖時(shí)面向互連，先布互連網(wǎng)36布圖設(shè)計(jì)方法（布圖風(fēng)格劃分）全定制設(shè)計(jì)方法、半定制設(shè)計(jì)方法、可編程邏輯器件以及基于這些方法的兼容設(shè)計(jì)方法設(shè)計(jì)方法選取的主要依據(jù)：設(shè)計(jì)周期、設(shè)計(jì)成本、芯片成本、芯片尺寸、設(shè)計(jì)靈活性、保密性和可靠性等最主要的：設(shè)計(jì)成本在芯片成本中所占比例芯片成本CT：小批量的產(chǎn)品：減小設(shè)計(jì)費(fèi)用；大批量的產(chǎn)品：提高工藝水平，減小芯片尺寸，增大圓片面積布圖設(shè)計(jì)方法（布圖風(fēng)格劃分）全定制設(shè)計(jì)方法、半定制設(shè)計(jì)方法、37全定制設(shè)計(jì)版圖設(shè)計(jì)時(shí)采用人工設(shè)計(jì)，對(duì)每個(gè)器件進(jìn)行優(yōu)化，芯片性能獲得最佳，芯片尺寸最小設(shè)計(jì)周期長(zhǎng)，設(shè)計(jì)成本高，適用于性能要求極高或批量很大的產(chǎn)品，模擬電路符號(hào)式版圖設(shè)計(jì)：用一組事先定義好的符號(hào)來(lái)表示版圖中不同層版之間的信息，通過(guò)自動(dòng)轉(zhuǎn)換程序轉(zhuǎn)換舉例：棍圖：棍形符號(hào)、不同顏色不必考慮設(shè)計(jì)規(guī)則的要求；設(shè)計(jì)靈活性大符號(hào)間距不固定，進(jìn)行版圖壓縮，減小芯片面積全定制設(shè)計(jì)版圖設(shè)計(jì)時(shí)采用人工設(shè)計(jì)，對(duì)每個(gè)器件進(jìn)行優(yōu)化，芯片性38VDDVssVDDVss39專(zhuān)用集成電路（ASIC：Application-SpecificIntegratedCircuit）（相對(duì)通用電路而言）針對(duì)某一應(yīng)用或某一客戶(hù)的特殊要求設(shè)計(jì)的集成電路批量小、單片功能強(qiáng)：降低設(shè)計(jì)開(kāi)發(fā)費(fèi)用主要的ASIC設(shè)計(jì)方法：門(mén)陣列設(shè)計(jì)方法：半定制標(biāo)準(zhǔn)單元設(shè)計(jì)方法：定制掩膜版方法積木塊設(shè)計(jì)方法：定制可編程邏輯器件設(shè)計(jì)方法專(zhuān)用集成電路（ASIC：Application-Speci40門(mén)陣列設(shè)計(jì)方法（GA方法）概念：形狀和尺寸完全相同的單元排列成陣列，每個(gè)單元內(nèi)部含有若干器件，單元之間留有布線(xiàn)通道，通道寬度和位置固定，并預(yù)先完成接觸孔和連線(xiàn)以外的芯片加工步驟，形成母片根據(jù)不同的應(yīng)用，設(shè)計(jì)出不同的接觸孔版和金屬連線(xiàn)版，單元內(nèi)部連線(xiàn)及單元間連線(xiàn)實(shí)現(xiàn)所需電路功能

母片半定制技術(shù)門(mén)陣列設(shè)計(jì)方法（GA方法）概念：形狀和尺寸完全相同的單元排41門(mén)陣列集成電路芯片的顯微照片門(mén)陣列集成電路芯片的顯微照片42門(mén)陣列結(jié)構(gòu)單元區(qū)結(jié)構(gòu)：舉例：六管CMOS單元 由該結(jié)構(gòu)實(shí)現(xiàn)三輸入或非門(mén)輸入/輸出單元：芯片四周舉例：圖5.16，輸入、輸出、電源輸入保護(hù)(防止柵擊穿)：嵌位二極管、保護(hù)電阻輸出驅(qū)動(dòng)：寬長(zhǎng)比大的器件（梳狀或馬蹄狀）門(mén)陣列結(jié)構(gòu)單元區(qū)結(jié)構(gòu)：43集成電路的內(nèi)部單元集成電路的內(nèi)部單元44寄存器傳輸級(jí)行為描述邏輯網(wǎng)表邏輯模擬制版/流片/測(cè)試/封裝設(shè)計(jì)中心Foundry向Foundry提供網(wǎng)表布局布線(xiàn)掩膜版圖版圖檢查/網(wǎng)表和參數(shù)提取/網(wǎng)表一致性檢查后仿真產(chǎn)生測(cè)試向量行為仿真邏輯圖綜合生成延遲文件單元庫(kù)門(mén)陣列設(shè)計(jì)過(guò)程寄存器傳輸級(jí)行為描述邏輯網(wǎng)表邏輯模擬制版/流片/測(cè)試/封裝設(shè)45門(mén)陣列方法的設(shè)計(jì)特點(diǎn)：設(shè)計(jì)周期短，設(shè)計(jì)成本低，適合設(shè)計(jì)適當(dāng)規(guī)模、中等性能、要求設(shè)計(jì)時(shí)間短、數(shù)量相對(duì)較少的電路不足：設(shè)計(jì)靈活性較低；門(mén)利用率低；芯片面積浪費(fèi)門(mén)陣列方法的設(shè)計(jì)特點(diǎn)：設(shè)計(jì)周期短，設(shè)計(jì)成本低，適合設(shè)計(jì)適當(dāng)規(guī)46門(mén)海設(shè)計(jì)技術(shù)：一對(duì)不共柵的P管和N管組成的基本單元鋪滿(mǎn)整個(gè)芯片，布線(xiàn)通道不確定（可將基本單元鏈改成無(wú)用器件區(qū)走線(xiàn)），宏單元連線(xiàn)在無(wú)用器件區(qū)上進(jìn)行門(mén)利用率高，集成密度大，布線(xiàn)靈活，保證布線(xiàn)布通率仍有布線(xiàn)通道，增加通道是單元高度的整數(shù)倍，布線(xiàn)通道下的晶體管不可用門(mén)海設(shè)計(jì)技術(shù)：一對(duì)不共柵的P管和N管組成的基本單元鋪滿(mǎn)整個(gè)芯47激光掃描陣列：特殊的門(mén)陣列設(shè)計(jì)方法對(duì)于一個(gè)特殊結(jié)構(gòu)的門(mén)陣列母片，片上晶體管和邏輯門(mén)之間都有電學(xué)連接，用專(zhuān)門(mén)的激光掃描光刻設(shè)備切斷不需要連接處的連線(xiàn)，實(shí)現(xiàn)ASIC功能。只需一步刻鋁工藝，加工周期短；采用激光掃描曝光，省去了常規(guī)門(mén)陣列方法中的制版工藝。但制備時(shí)間較長(zhǎng)。一般用于小批量(200～2000塊)ASIC的制造激光掃描陣列：特殊的門(mén)陣列設(shè)計(jì)方法48標(biāo)準(zhǔn)單元設(shè)計(jì)方法（SC方法）一種庫(kù)單元設(shè)計(jì)方法概念：從標(biāo)準(zhǔn)單元庫(kù)中調(diào)用事先經(jīng)過(guò)精心設(shè)計(jì)的邏輯單元，并排列成行，行間留有可調(diào)整的布線(xiàn)通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來(lái)，形成所需的專(zhuān)用電路芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線(xiàn)通道區(qū)沒(méi)有寬度的限制，利于實(shí)現(xiàn)優(yōu)化布線(xiàn)。標(biāo)準(zhǔn)單元設(shè)計(jì)方法（SC方法）一種庫(kù)單元設(shè)計(jì)方法49標(biāo)準(zhǔn)單元庫(kù)：標(biāo)準(zhǔn)單元庫(kù)中的單元是用人工優(yōu)化設(shè)計(jì)的，力求達(dá)到最小的面積和最好的性能，完成設(shè)計(jì)規(guī)則檢查和電學(xué)驗(yàn)證描述電路單元在不同層級(jí)的屬性的一組數(shù)據(jù)邏輯符號(hào)（L）：?jiǎn)卧Q(chēng)與符號(hào)、I/O端：用于邏輯圖功能描述電路結(jié)構(gòu)、電學(xué)指標(biāo)拓?fù)浒鎴D（O）：拓?fù)鋯卧?、單元寬度高度、I/O位置及名稱(chēng)掩膜版圖（A）舉例：不同設(shè)計(jì)階段調(diào)用不同描述

標(biāo)準(zhǔn)單元庫(kù)：標(biāo)準(zhǔn)單元庫(kù)中的單元是用人工優(yōu)化設(shè)計(jì)的，力求達(dá)到最50標(biāo)準(zhǔn)單元庫(kù)主要包括與非門(mén)、或非門(mén)、觸發(fā)器、鎖存器、移位寄存器加法器、乘法器、除法器、算術(shù)運(yùn)算單元、FIFO等較大規(guī)模單元模擬單元模塊：振蕩器、比較器等

同一功能的單元有幾種不同的類(lèi)型，視應(yīng)用不同選擇

標(biāo)準(zhǔn)單元庫(kù)主要包括51標(biāo)準(zhǔn)單元設(shè)計(jì)基本排列形式：雙邊I/O、單邊I/O、連線(xiàn)單元（單層布線(xiàn)中用得較多、跨單元連線(xiàn)）走線(xiàn)：電源和地線(xiàn)一般要求從單元左右邊進(jìn)出，信號(hào)端從上下進(jìn)出?？梢栽趩卧獌?nèi)部或單元邊界電源線(xiàn)可以放在單元外，在布線(xiàn)通道內(nèi)，便于根據(jù)單元功率要求調(diào)整寬度，從各單元引出端口電源線(xiàn)水平金屬線(xiàn)，信號(hào)線(xiàn)用第二層金屬或垂直多晶硅線(xiàn)，單元內(nèi)部連線(xiàn)用第一層金屬和多晶硅，單元之間連線(xiàn)在走線(xiàn)通道內(nèi)單元拼接單元高度：器件寬度，（考慮最小延遲，最省面積，足夠高度以保證電源線(xiàn)、地線(xiàn)、單元內(nèi)部連線(xiàn)）標(biāo)準(zhǔn)單元設(shè)計(jì)基本排列形式：雙邊I/O、單邊I/O、連線(xiàn)單元（52

SC方法設(shè)計(jì)流程與門(mén)陣列類(lèi)似

SC方法特點(diǎn)：需要全套掩膜版，屬于定制設(shè)計(jì)方法門(mén)陣列方法：合適的母片，固定的單元數(shù)、壓焊塊數(shù)和通道間距標(biāo)準(zhǔn)單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線(xiàn)的自由度增大較高的芯片利用率和連線(xiàn)布通率依賴(lài)于標(biāo)準(zhǔn)單元庫(kù)，SC庫(kù)建立需較長(zhǎng)的周期和較高的成本，尤其工藝更新時(shí)適用于中批量或者小批量但是性能要求較高的芯片設(shè)計(jì)SC方法設(shè)計(jì)流程與門(mén)陣列類(lèi)似53積木塊設(shè)計(jì)方法：BBL方法

（通用單元設(shè)計(jì)方法）布圖特點(diǎn)：任意形狀的單元（一般為矩形或“L”型）、任意位置、無(wú)布線(xiàn)通道BBL單元：較大規(guī)模的功能塊（如ROM、RAM、ALU或模擬電路單元等），單元可以用GA、SC、PLD或全定制方法設(shè)計(jì)積木塊設(shè)計(jì)方法：BBL方法

（通用單元設(shè)計(jì)方法）布圖特點(diǎn)：54設(shè)計(jì)過(guò)程：可以基于Foundry提供的單元庫(kù)，更提倡用自己的單元庫(kù)

平面布置：影響延遲的單元靠近安放

軟件預(yù)估性能

詳細(xì)布圖

后仿真

設(shè)計(jì)過(guò)程：可以基于Foundry提供的單元庫(kù)，更提倡用自己的55

BBL方法特點(diǎn)：較大的設(shè)計(jì)自由度，可以在版圖和性能 上得到最佳的優(yōu)化布圖算法發(fā)展中：通道不規(guī)則，連線(xiàn)端口在單元四周，位置不規(guī)則BBL方法特點(diǎn)：較大的設(shè)計(jì)自由度，可以在版圖和性能 上得到56可編程邏輯器件設(shè)計(jì)方法（PLD方法）概念：用戶(hù)通過(guò)生產(chǎn)商提供的通用器件自行進(jìn)行現(xiàn)場(chǎng)編程和制造，或者通過(guò)對(duì)與或矩陣進(jìn)行掩膜編程，得到所需的專(zhuān)用集成電路編程方式：現(xiàn)場(chǎng)編程：采用熔斷絲、電寫(xiě)入等方法對(duì)已制備好的PLD器件實(shí)現(xiàn)編程，不需要微電子工藝，利用相應(yīng)的開(kāi)發(fā)工具就可完成設(shè)計(jì)，有些PLD可多次擦除，易于系統(tǒng)和電路設(shè)計(jì)。掩膜編程：通過(guò)設(shè)計(jì)掩膜版圖來(lái)實(shí)現(xiàn)所需的電路功能，但由于可編程邏輯器件的規(guī)則結(jié)構(gòu)，設(shè)計(jì)及驗(yàn)證比較容易實(shí)現(xiàn)。可編程邏輯器件設(shè)計(jì)方法（PLD方法）概念：用戶(hù)通過(guò)生產(chǎn)商提供57可編程邏輯器件分類(lèi)

ROM、EPROM、EEPROM、PLA、PAL、GAL可編程邏輯陣列（PLA）：實(shí)現(xiàn)數(shù)字邏輯基本思想：組合邏輯可以轉(zhuǎn)換成與-或邏輯基本結(jié)構(gòu)：可編程邏輯器件分類(lèi)58PLA基本結(jié)構(gòu)“與”矩陣“或”矩陣X1X2XnP1PmO1O2O3Op將“與”矩陣或“或”矩陣的格點(diǎn)上是否有晶體管作為選擇，編程出任意邏輯。采用不規(guī)則的晶體管位置實(shí)現(xiàn)一定的邏輯，但晶體管可能的位置是規(guī)則的PLA基本結(jié)構(gòu)“與”矩陣“或”矩陣X1X2XnP1PmO1O59舉例：盡量采用“或非”門(mén)時(shí)鐘2O2O1時(shí)鐘1abVDDVDDPMOS管

NMOS管舉例：時(shí)鐘2O2O1時(shí)鐘1abVDDVDDPMOS管NMO60可編程陣列邏輯(PAL)

和通用陣列邏輯(GAL)PAL：固定或矩陣（八個(gè)輸入端即可滿(mǎn)足邏輯組合要求），可編與矩陣（輸入項(xiàng)可增多）結(jié)構(gòu)簡(jiǎn)化、工藝簡(jiǎn)單現(xiàn)場(chǎng)編程不同輸出結(jié)構(gòu)選用不同的PAL器件可編程陣列邏輯(PAL)

和通用陣列邏輯(GAL)PAL：固61GAL：固定或矩陣：浮柵工藝：控制柵上施加足夠高的電壓且漏端接地時(shí)，浮柵上將存儲(chǔ)負(fù)電荷，當(dāng)控制柵接地而漏端加適當(dāng)?shù)恼妷簳r(shí)，浮柵將放電，實(shí)現(xiàn)了電編程；具有不揮發(fā)性，掉電后不用重新編程提高可編程速度和器件速度電擦寫(xiě)，可重復(fù)編程，不需要窗口式的封裝輸出邏輯單元有一些考慮：可編程可重新配置具有安全保護(hù)單元編程方式：現(xiàn)場(chǎng)編程GAL：固定或矩陣：62

PAL和GAL的器件密度較低，幾百門(mén)近年來(lái)出現(xiàn)高密度可編程邏輯器件HDPLD、

系統(tǒng)內(nèi)編程邏輯器件IS-PLDLattice的pLSI1000,2000,3000系列，14000門(mén)

HDPLD：集總布線(xiàn)區(qū)（GRP：globalroutingpool）：用于內(nèi)部邏輯連接四周通用邏輯塊（GLB）、輸出布線(xiàn)區(qū)（ORP：GLB輸出與管腳之間互連）輸入總線(xiàn)IB

可實(shí)現(xiàn)高速控制器等，DSP、數(shù)據(jù)加密等子系統(tǒng)PAL和GAL的器件密度較低，幾百門(mén)63系統(tǒng)內(nèi)編程邏輯器件IS-PLD（insystem-programmablelogicdevice）：帶串行接口及使能端（用作串口或正常信號(hào)端）串行口：數(shù)據(jù)輸入、數(shù)據(jù)輸出、時(shí)鐘、模式選擇具有GAL和HDPLD的可編程、再配置功能可編程、再配置在系統(tǒng)內(nèi)或PCB板上進(jìn)行消除管腳多次彎曲易于進(jìn)行電路版級(jí)測(cè)試一塊電路板有不同功能：硬件軟件化系統(tǒng)內(nèi)編程邏輯器件IS-PLD（insystem-prog64現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)

（邏輯單元陣列）集成度高，使用靈活，引腳數(shù)多(可多達(dá)100多條)，可以實(shí)現(xiàn)更為復(fù)雜的邏輯功能不是與或結(jié)構(gòu)，以可配置邏輯功能塊（configurablelogicblock）排成陣列，功能塊間為互連區(qū)，輸入/輸出功能塊IOB可編程的內(nèi)部連線(xiàn)：特殊設(shè)計(jì)的通導(dǎo)晶體管和可編程的開(kāi)關(guān)矩陣CLB、IOB的配置及內(nèi)連編程通過(guò)存儲(chǔ)器單元陣列實(shí)現(xiàn)現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)

（邏輯單元陣列）集成度高，使用65現(xiàn)場(chǎng)編程XILINX：用SRAM存儲(chǔ)內(nèi)容控制互連：允許修改

配置程序——存儲(chǔ)器單元陣列中各單元狀態(tài)——控制CLB的可選配置端、多路選擇端

控制IOB的可選配置端

控制通導(dǎo)晶體管的狀態(tài)和開(kāi)關(guān)矩陣的連接關(guān)系A(chǔ)CTEL：可熔通的點(diǎn)，不可逆，易于保密適用：200塊以下的原型設(shè)計(jì)現(xiàn)場(chǎng)編程66

PLD和FPGA設(shè)計(jì)方法的特點(diǎn)現(xiàn)場(chǎng)編程：功能、邏輯設(shè)計(jì)網(wǎng)表編程文件

PLD器件掩膜編程：PLA版圖自動(dòng)生成系統(tǒng)，可以從網(wǎng)表直接得到掩膜版圖設(shè)計(jì)周期短，設(shè)計(jì)效率高，有些可多次擦除，適合新產(chǎn)品開(kāi)發(fā)編程軟件硬件編程器PLD和FPGA設(shè)計(jì)方法的特點(diǎn)編程軟件硬件編程器67FPGA的轉(zhuǎn)換

FPGA轉(zhuǎn)換到門(mén)陣列，降低價(jià)錢(qián)網(wǎng)表轉(zhuǎn)換，用布局布線(xiàn)后提出的網(wǎng)表及庫(kù)單元映射時(shí)序一致性門(mén)陣列芯片的可測(cè)性（FPGA母片經(jīng)過(guò)廠家嚴(yán)格測(cè)試）管腳的兼容性多片F(xiàn)PGA向單片門(mén)陣列轉(zhuǎn)換FPGA的轉(zhuǎn)換FPGA轉(zhuǎn)換到門(mén)陣列，降低價(jià)錢(qián)68布圖方法的比較

A:全定制法，B:符號(hào)法C:標(biāo)準(zhǔn)單元法D:積木塊法，E:門(mén)陣列法，F(xiàn):掩膜編程PLA法G:現(xiàn)場(chǎng)編程PLA法H:FPGA法I:激光掃描陣列J:硅編譯法布圖方法的比較A:全定制法，B:符號(hào)法69微電子學(xué)概論Chap05課件70微電子學(xué)概論Chap05課件71兼容設(shè)計(jì)方法不同的設(shè)計(jì)方法有各自的優(yōu)勢(shì)，如果把它們優(yōu)化組合起來(lái)，則有望設(shè)計(jì)出性能良好的電路。以微處理器為例數(shù)據(jù)邏輯：位片式或陣列結(jié)構(gòu)網(wǎng)絡(luò)，圖形重復(fù)多：BBL方法，ALU、移位器、寄存器等作為單元進(jìn)行人工全定制設(shè)計(jì)隨機(jī)控制邏輯：差別較大，SC或PLA方法實(shí)現(xiàn)存儲(chǔ)器：ROM或RAM實(shí)現(xiàn)兼容設(shè)計(jì)方法不同的設(shè)計(jì)方法有各自的優(yōu)勢(shì)，如果把它們優(yōu)化組合起72兼容設(shè)計(jì)過(guò)程數(shù)據(jù)邏輯、控制邏輯、存儲(chǔ)器管理、外部總線(xiàn)控制及時(shí)鐘等頂層功能塊及相應(yīng)子功能塊兼容設(shè)計(jì)過(guò)程73可測(cè)性設(shè)計(jì)技術(shù)

什么是集成電路測(cè)試？對(duì)制造出的電路進(jìn)行功能和性能檢測(cè)，檢測(cè)并定位出電路的故障，用盡可能短的時(shí)間挑選出合格芯片。集成電路測(cè)試的特殊性什么是可測(cè)性設(shè)計(jì)？在盡可能少地增加附加引線(xiàn)腳和附加電路，并使芯片性能損失最小的情況下，滿(mǎn)足電路可控制性和可觀察性的要求可控制：從輸入端將芯片內(nèi)部邏輯電路置于指定狀態(tài)可觀察：直接或間接地從外部觀察內(nèi)部電路的狀態(tài)可測(cè)性設(shè)計(jì)技術(shù)什么是集成電路測(cè)試？對(duì)制造出的電路進(jìn)行功能和74結(jié)構(gòu)式測(cè)試技術(shù)掃描途徑測(cè)試概念：將時(shí)序元件和組合電路隔離開(kāi)，解決時(shí)序電路測(cè)試?yán)щy的問(wèn)題。將芯片中的時(shí)序元件(如觸發(fā)器、寄存器等)連接成一個(gè)或數(shù)個(gè)移位寄存器(即掃描途徑)，在組合電路和時(shí)序元件之間增加隔離開(kāi)關(guān)，并用專(zhuān)門(mén)信號(hào)控制芯片工作于正常工作模式或測(cè)試模式。當(dāng)芯片處于正常模式時(shí)，組合電路的反饋輸出作為時(shí)序元件的輸入，移位寄存器不工作；當(dāng)芯片處于測(cè)試模式時(shí)，組合電路的反饋輸出與時(shí)序元件的連接斷開(kāi)，可以從掃描輸入端向時(shí)序元件輸入信號(hào)，并可以將時(shí)序元件的輸出移出進(jìn)行觀察結(jié)構(gòu)式測(cè)試技術(shù)掃描途徑測(cè)試75

組合邏輯移位寄存器(掃描路徑)輸出輸入模式選擇時(shí)鐘掃描進(jìn)掃描出反饋輸入反饋輸出1.測(cè)試模式，掃描途徑是否正確；2.測(cè)試序列移入移位寄存器，穩(wěn)定后組合電路輸入，與反饋輸入一起通過(guò)組合邏輯，觀察組合邏輯的輸出，與期望值比較；3.正常工作模式，組合電路的反饋輸出送入時(shí)序元件；將電路轉(zhuǎn)為測(cè)試模式把時(shí)序元件中的內(nèi)容移出，也與期望值比較，與上述組合邏輯的輸出一起用來(lái)檢查芯片的功能測(cè)試序列用確定性算法自動(dòng)生成 組合邏輯移位寄存器(掃描路徑)輸出輸入模式選擇76掃描途徑測(cè)試技術(shù)存在的問(wèn)題需要增加控制電路數(shù)量和外部引腳，需要將分散的時(shí)序元件連在一起，導(dǎo)致芯片面積增加和速度降低；串行輸出結(jié)果，測(cè)試時(shí)間較長(zhǎng)。掃描途徑測(cè)試技術(shù)存在的問(wèn)題77特征量分析測(cè)試技術(shù)內(nèi)建測(cè)試技術(shù)，在芯片內(nèi)部設(shè)計(jì)了“測(cè)試設(shè)備”來(lái)檢測(cè)芯片的功能，避免了數(shù)據(jù)需要串行傳輸?shù)酵獠吭O(shè)備的問(wèn)題概念：把對(duì)應(yīng)輸入信號(hào)的各節(jié)點(diǎn)響應(yīng)序列壓縮，提取出相應(yīng)的特征量，保存在寄存器中，只需比較實(shí)測(cè)響應(yīng)序列和正常序列的特征量，可以減少計(jì)算機(jī)內(nèi)存，提高測(cè)試速度增加的芯片面積不多，但故障檢測(cè)和診斷的有效率不高特征量分析測(cè)試技術(shù)內(nèi)建測(cè)試技術(shù)，在芯片內(nèi)部設(shè)計(jì)了“測(cè)試設(shè)備”78自測(cè)試技術(shù)在芯片內(nèi)部建立自測(cè)試結(jié)構(gòu)電路，不需要外部激勵(lì)。常見(jiàn)的自測(cè)試結(jié)構(gòu)包括表決電路、錯(cuò)誤檢測(cè)與校正碼技術(shù)等自測(cè)試技術(shù)在芯片內(nèi)部建立自測(cè)試結(jié)構(gòu)電路，不需要外部激勵(lì)。79集成電路設(shè)計(jì)舉例四位運(yùn)算器的設(shè)計(jì)流程運(yùn)算器要求：I/O端口四位寄存器陣列四位ALU四位循環(huán)移位器方向控制選擇和控制運(yùn)算控制移位控制集成電路設(shè)計(jì)舉例四位運(yùn)算器的設(shè)計(jì)流程I/O端口四位寄存器陣80設(shè)計(jì)過(guò)程（假設(shè)沒(méi)有邏輯綜合軟件）功能設(shè)計(jì)：功能劃分：算術(shù)邏輯單元、移位器、寄存器陣列、I/O端口等頂層功能塊，并由控制線(xiàn)協(xié)調(diào)各功能塊的工作邏輯和電路設(shè)計(jì)：?jiǎn)卧獛?kù)中有BBL單元可直接調(diào)用，進(jìn)行邏輯模擬；沒(méi)有，基于門(mén)單元庫(kù)對(duì)各功能塊分別設(shè)計(jì)，通過(guò)邏輯圖輸入進(jìn)行邏輯模擬，將各功能塊組裝生成整個(gè)電路的邏輯網(wǎng)表，對(duì)此再進(jìn)行邏輯模擬版圖設(shè)計(jì)初步的布圖規(guī)劃，初步總體平面圖（總線(xiàn)結(jié)構(gòu)）各功能塊的版圖設(shè)計(jì)及版圖組裝版圖驗(yàn)證設(shè)計(jì)過(guò)程（假設(shè)沒(méi)有邏輯綜合軟件）81ASSP(applicationspecificstandardproducts):賣(mài)給多個(gè)用戶(hù)，列入制造商的產(chǎn)品目錄，如LAN用電路，圖形處理用電路，通信用CODEC等，32-BITRISCMPU為CORE的ASSPASIC依然有生命力，使產(chǎn)品有別，獲得更大市場(chǎng)份額和利潤(rùn)ASSP(applicationspecificsta82作業(yè)：1.試述帶單元庫(kù)的數(shù)字集成電路的典型設(shè)計(jì)流程。2.試述IC設(shè)計(jì)的主要特點(diǎn)。作業(yè)：83作業(yè)設(shè)計(jì)一套采用CMOS工藝的與二輸入非門(mén)電路的版圖試述門(mén)陣列和標(biāo)準(zhǔn)單元設(shè)計(jì)方法的概念和它們之間的異同點(diǎn)。作業(yè)設(shè)計(jì)一套采用CMOS工藝的與二輸入非門(mén)電路的84考試題：寫(xiě)一篇小論文，對(duì)微電子技術(shù)中某一領(lǐng)域或技術(shù)的發(fā)展現(xiàn)狀、發(fā)展特點(diǎn)、發(fā)展趨勢(shì)或者技術(shù)特點(diǎn)等進(jìn)行論述(3000字左右)。(50分)下周六：上午復(fù)習(xí)，下午考試下周日：每人報(bào)告小論文10分鐘，請(qǐng)準(zhǔn)備PPT文件考試題：寫(xiě)一篇小論文，對(duì)微電子技術(shù)中某一領(lǐng)域或技術(shù)的發(fā)展現(xiàn)狀85集成電路設(shè)計(jì)

北京大學(xué)集成電路設(shè)計(jì)

北京大學(xué)86集成電路設(shè)計(jì)與制造的主要流程框架設(shè)計(jì)芯片檢測(cè)單晶、外延材料掩膜版芯片制造過(guò)程封裝測(cè)試系統(tǒng)需求集成電路設(shè)計(jì)與制造的主要流程框架設(shè)計(jì)芯片檢測(cè)單晶、外延材料掩87集成電路的設(shè)計(jì)過(guò)程:設(shè)計(jì)創(chuàng)意+仿真驗(yàn)證集成電路芯片設(shè)計(jì)過(guò)程框架From吉利久教授是功能要求行為設(shè)計(jì)（VHDL）行為仿真綜合、優(yōu)化——網(wǎng)表時(shí)序仿真布局布線(xiàn)——版圖后仿真否是否否是Singoff—設(shè)計(jì)業(yè)—集成電路的設(shè)計(jì)過(guò)程:集88引言半導(dǎo)體器件物理基礎(chǔ)：包括PN結(jié)的物理機(jī)制、雙極管、MOS管的工作原理等器件小規(guī)模電路大規(guī)模電路超大規(guī)模電路甚大規(guī)模電路電路的制備工藝：光刻、刻蝕、氧化、離子注入、擴(kuò)散、化學(xué)氣相淀積、金屬蒸發(fā)或?yàn)R射、封裝等工序集成電路設(shè)計(jì)：另一重要環(huán)節(jié)，最能反映人的能動(dòng)性結(jié)合具體的電路，具體的系統(tǒng)，設(shè)計(jì)出各種各樣的電路掌握正確的設(shè)計(jì)方法，可以以不變應(yīng)萬(wàn)變，隨著電路規(guī)模的增大，計(jì)算機(jī)輔助設(shè)計(jì)手段在集成電路設(shè)計(jì)中起著越來(lái)越重要的作用引言半導(dǎo)體器件物理基礎(chǔ)：包括PN結(jié)的物理機(jī)制、雙極89引言

什么是集成電路？(相對(duì)分立器件組成的電路而言)把組成電路的元件、器件以及相互間的連線(xiàn)放在單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片上，把這個(gè)芯片放到管殼中進(jìn)行封裝，電路與外部的連接靠引腳完成。什么是集成電路設(shè)計(jì)？根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證全局優(yōu)化，設(shè)計(jì)出滿(mǎn)足要求的集成電路。引言什么是集成電路？(相對(duì)分立器件組成的電路而90

設(shè)計(jì)的基本過(guò)程（舉例）功能設(shè)計(jì)邏輯和電路設(shè)計(jì)版圖設(shè)計(jì)集成電路設(shè)計(jì)的最終輸出是掩膜版圖，通過(guò)制版和工藝流片可以得到所需的集成電路。設(shè)計(jì)與制備之間的接口：版圖設(shè)計(jì)的基本過(guò)程（舉例）91主要內(nèi)容

IC設(shè)計(jì)特點(diǎn)及設(shè)計(jì)信息描述典型設(shè)計(jì)流程典型的布圖設(shè)計(jì)方法及可測(cè)性設(shè)計(jì)技術(shù)主要內(nèi)容IC設(shè)計(jì)特點(diǎn)及設(shè)計(jì)信息描述92設(shè)計(jì)特點(diǎn)和設(shè)計(jì)信息描述設(shè)計(jì)特點(diǎn)(與分立電路相比)對(duì)設(shè)計(jì)正確性提出更為嚴(yán)格的要求測(cè)試問(wèn)題版圖設(shè)計(jì)：布局布線(xiàn)分層分級(jí)設(shè)計(jì)(Hierarchicaldesign)和模塊化設(shè)計(jì)

高度復(fù)雜電路系統(tǒng)的要求什么是分層分級(jí)設(shè)計(jì)？將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問(wèn)題分解為復(fù)雜性較低的設(shè)計(jì)級(jí)別，這個(gè)級(jí)別可以再分解到復(fù)雜性更低的設(shè)計(jì)級(jí)別；這樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也就是說(shuō)，能相當(dāng)容易地由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)。一般來(lái)說(shuō)，級(jí)別越高，抽象程度越高；級(jí)別越低，細(xì)節(jié)越具體設(shè)計(jì)特點(diǎn)和設(shè)計(jì)信息描述設(shè)計(jì)特點(diǎn)(與分立電路相比)93從層次和域表示分層分級(jí)設(shè)計(jì)思想域：行為域：集成電路的功能結(jié)構(gòu)域：集成電路的邏輯和電路組成物理域：集成電路掩膜版的幾何特性和物理特性的具體實(shí)現(xiàn)層次：系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)(也稱(chēng)RTL級(jí))、邏輯級(jí)與電路級(jí)從層次和域表示分層分級(jí)設(shè)計(jì)思想域：行為域：集成電路的功能94微電子學(xué)概論Chap05課件95系統(tǒng)級(jí)行為、性能描述CPU、存儲(chǔ)器、控制器等芯片、電路板、子系統(tǒng)算法級(jí)I/O算法硬件模塊、數(shù)據(jù)結(jié)構(gòu)部件間的物理連接RTL級(jí)狀態(tài)表ALU、寄存器、MUX微存儲(chǔ)器芯片、宏單元邏輯級(jí)布爾方程門(mén)、觸發(fā)器單元布圖電路級(jí)微分方程晶體管、電阻、電容管子布圖系統(tǒng)級(jí)行為、性能描述CPU、存儲(chǔ)器、控制器等芯片、電路板、子96設(shè)計(jì)信息描述

分類(lèi)內(nèi)容語(yǔ)言描述(如VHDL語(yǔ)言、Verilog語(yǔ)言等)功能描述與邏輯描述功能設(shè)計(jì)功能圖邏輯設(shè)計(jì)邏輯圖電路設(shè)計(jì)電路圖設(shè)計(jì)圖版圖設(shè)計(jì)符號(hào)式版圖,版圖舉例：x=a’b+ab’；CMOS與非門(mén)；CMOS反相器版圖設(shè)計(jì)信息描述分類(lèi)內(nèi)容語(yǔ)言描述(如VHDL語(yǔ)言、Verilo97什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來(lái)表示。版圖與所采用的制備工藝緊密相關(guān)什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟98設(shè)計(jì)流程理想的設(shè)計(jì)流程(自頂向下：TOP-DOWN）

系統(tǒng)功能設(shè)計(jì)，邏輯和電路設(shè)計(jì)，版圖設(shè)計(jì)

硅編譯器

siliconcompiler

(算法級(jí)、RTL級(jí)向下） 門(mén)陣列、標(biāo)準(zhǔn)單元陣列等邏輯和電路描述系統(tǒng)性能編譯器系統(tǒng)性能指標(biāo)性能和功能描述邏輯和電路編譯器幾何版圖描述版圖編譯器制版及流片統(tǒng)一數(shù)據(jù)庫(kù)設(shè)計(jì)流程理想的設(shè)計(jì)流程(自頂向下：TOP-DOWN）邏輯和99典型的實(shí)際設(shè)計(jì)流程需要較多的人工干預(yù)某些設(shè)計(jì)階段無(wú)自動(dòng)設(shè)計(jì)軟件，通過(guò)模擬分析軟件來(lái)完成設(shè)計(jì)各級(jí)設(shè)計(jì)需要驗(yàn)證典型的實(shí)際設(shè)計(jì)流程需要較多的人工干預(yù)100典型的實(shí)際設(shè)計(jì)流程1、系統(tǒng)功能設(shè)計(jì)目標(biāo)：實(shí)現(xiàn)系統(tǒng)功能，滿(mǎn)足基本性能要求過(guò)程：功能塊劃分，RTL級(jí)描述，行為仿真

功能塊劃分

RTL級(jí)描述（RTL級(jí)VHDL、Verilog)

RTL級(jí)行為仿真：總體功能和時(shí)序是否正確典型的實(shí)際設(shè)計(jì)流程1、系統(tǒng)功能設(shè)計(jì)101功能塊劃分原則：既要使功能塊之間的連線(xiàn)盡可能地少，接口清晰，又要求功能塊規(guī)模合理，便于各個(gè)功能塊各自獨(dú)立設(shè)計(jì)。同時(shí)在功能塊最大規(guī)模的選擇時(shí)要考慮設(shè)計(jì)軟件可處理的設(shè)計(jì)級(jí)別功能塊劃分原則：102

算法級(jí)：包含算法級(jí)綜合：將算法級(jí)描述轉(zhuǎn)換到

RTL級(jí)描述綜合：通過(guò)附加一定的約束條件從高一級(jí)設(shè)計(jì)層次直接轉(zhuǎn)換到低一級(jí)設(shè)計(jì)層次的過(guò)程邏輯級(jí)：較小規(guī)模電路算法級(jí)：包含算法級(jí)綜合：將算法級(jí)描述轉(zhuǎn)換到103實(shí)際設(shè)計(jì)流程系統(tǒng)功能設(shè)計(jì)輸出：語(yǔ)言或功能圖軟件支持：多目標(biāo)多約束條件優(yōu)化問(wèn)題無(wú)自動(dòng)設(shè)計(jì)軟件仿真軟件：VHDL仿真器、Verilog仿真器實(shí)際設(shè)計(jì)流程系統(tǒng)功能設(shè)計(jì)104實(shí)際設(shè)計(jì)流程2、邏輯和電路設(shè)計(jì)概念：確定滿(mǎn)足一定邏輯或電路功能的由邏輯或電路單元組成的邏輯或電路結(jié)構(gòu)過(guò)程：A.數(shù)字電路：RTL級(jí)描述

邏輯綜合(Synopsys,Ambit)

邏輯網(wǎng)表

邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)化難以綜合的：人工設(shè)計(jì)后進(jìn)行原理圖輸入，再進(jìn)行 邏輯模擬實(shí)際設(shè)計(jì)流程2、邏輯和電路設(shè)計(jì)105

電路實(shí)現(xiàn)（包括滿(mǎn)足電路性能要求的電路結(jié)構(gòu)和元件參數(shù))：調(diào)用單元庫(kù)完成；

沒(méi)有單元庫(kù)支持：對(duì)各單元進(jìn)行電路設(shè)計(jì)，通過(guò)電路模擬與分析，預(yù)測(cè)電路的直流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器件參數(shù)，直到獲得滿(mǎn)意的結(jié)果。由此可形成用戶(hù)自己的單元庫(kù)

106單元庫(kù)：一組單元電路的集合經(jīng)過(guò)優(yōu)化設(shè)計(jì)、并通過(guò)設(shè)計(jì)規(guī)則檢查和反復(fù)工藝驗(yàn)證，能正確反映所需的邏輯和電路功能以及性能，適合于工藝制備，可達(dá)到最大的成品率。元件門(mén)元胞宏單元（功能塊）基于單元庫(kù)的描述：層次描述單元庫(kù)可由廠家提供，可由用戶(hù)自行建立單元庫(kù)：一組單元電路的集合107

B.模擬電路：尚無(wú)良好的綜合軟件

RTL級(jí)仿真通過(guò)后，根據(jù)經(jīng)驗(yàn)進(jìn)行電路設(shè)計(jì)

邏輯和電路設(shè)計(jì)的輸出：網(wǎng)表（元件及其連接關(guān)系）或邏輯圖、電路圖

軟件支持：邏輯綜合、邏輯模擬、電路模擬、時(shí)序分析等軟件(EDA軟件系統(tǒng)中已集成)

電路模擬與驗(yàn)證原理圖輸入模擬單元庫(kù)B.模擬電路：尚無(wú)良好的綜合軟件電路模擬與驗(yàn)證原理108實(shí)際設(shè)計(jì)流程3.版圖設(shè)計(jì)概念：根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來(lái)設(shè)計(jì)光刻用的掩膜版圖，

IC設(shè)計(jì)的最終輸出。什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來(lái)表示。版圖與所采用的制備工藝緊密相關(guān)實(shí)際設(shè)計(jì)流程3.版圖設(shè)計(jì)109版圖設(shè)計(jì)過(guò)程：由底向上過(guò)程主要是布局布線(xiàn)過(guò)程布局：將模塊安置在芯片的適當(dāng)位置，滿(mǎn)足一定目標(biāo)函數(shù)。對(duì)級(jí)別最低的功能塊，是指根據(jù)連接關(guān)系，確定各單元的位置，級(jí)別高一些的，是分配較低級(jí)別功能塊的位置，使芯片面積盡量小。布線(xiàn)：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）百分之百完成連線(xiàn)。布線(xiàn)均勻，優(yōu)化連線(xiàn)長(zhǎng)度、保證布通率。版圖設(shè)計(jì)過(guò)程：由底向上過(guò)程110版圖設(shè)計(jì)過(guò)程大多數(shù)基于單元庫(kù)實(shí)現(xiàn)（1）軟件自動(dòng)轉(zhuǎn)換到版圖，可人工調(diào)整（規(guī)則芯片）（2）布圖規(guī)劃（floorplanning)工具布局布線(xiàn)工具（place&route）布圖規(guī)劃：在一定約束條件下對(duì)設(shè)計(jì)進(jìn)行物理劃分，并初步確定芯片面積和形狀、單元區(qū)位置、功能塊的面積形狀和相對(duì)位置、I/O位置，產(chǎn)生布線(xiàn)網(wǎng)格，還可以規(guī)劃電源、地線(xiàn)以及數(shù)據(jù)通道分布（3）全人工版圖設(shè)計(jì)：人工布圖規(guī)劃，提取單元，人工布局布線(xiàn)（由底向上：小功能塊到大功能塊）版圖設(shè)計(jì)過(guò)程111單元庫(kù)中基本單元較小的功能塊總體版圖版圖檢查與驗(yàn)證布局布線(xiàn)布局布線(xiàn)較大的功能塊布局布線(xiàn)布圖規(guī)劃人工版圖設(shè)計(jì)典型過(guò)程單元庫(kù)中基本單元較小的功能塊總體版圖版圖檢查與驗(yàn)證布局布線(xiàn)布112版圖驗(yàn)證與檢查

DRC：幾何設(shè)計(jì)規(guī)則檢查

ERC：電學(xué)規(guī)則檢查

LVS：網(wǎng)表一致性檢查

POSTSIM：后仿真（提取實(shí)際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級(jí)網(wǎng)表，進(jìn)行開(kāi)關(guān)級(jí)邏輯模擬或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和時(shí)序性能等)，產(chǎn)生測(cè)試向量軟件支持：成熟的CAD工具用于版圖編輯、人機(jī)交互式布局布線(xiàn)、自動(dòng)布局布線(xiàn)以及版圖檢查和驗(yàn)證版圖驗(yàn)證與檢查113

設(shè)計(jì)規(guī)則

IC設(shè)計(jì)與工藝制備之間的接口制定目的：使芯片尺寸在盡可能小的前提下，避免線(xiàn)條寬度的偏差和不同層版套準(zhǔn)偏差可能帶來(lái)的問(wèn)題，盡可能地提高電路制備的成品率什么是設(shè)計(jì)規(guī)則？考慮器件在正常工作的條件下，根據(jù)實(shí)際工藝水平(包括光刻特性、刻蝕能力、對(duì)準(zhǔn)容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線(xiàn)寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。設(shè)計(jì)規(guī)則114設(shè)計(jì)規(guī)則的表示方法以為單位：把大多數(shù)尺寸（覆蓋，出頭等等）約定為的倍數(shù)

與工藝線(xiàn)所具有的工藝分辨率有關(guān)，線(xiàn)寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差，一般等于柵長(zhǎng)度的一半。優(yōu)點(diǎn)：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸舉例：以微米為單位：每個(gè)尺寸之間沒(méi)有必然的比例關(guān)系，提高每一尺寸的合理度；簡(jiǎn)化度不高舉例：設(shè)計(jì)規(guī)則的表示方法115總體要求系統(tǒng)功能設(shè)計(jì)寄存器傳輸級(jí)描述寄存器傳輸級(jí)模擬與驗(yàn)證子系統(tǒng)/功能塊綜合門(mén)級(jí)邏輯網(wǎng)表邏輯模擬與驗(yàn)證電路模擬與驗(yàn)證版圖生成邏輯圖電路圖總體要求系統(tǒng)功能設(shè)計(jì)寄存器傳輸級(jí)描述寄存器傳輸級(jí)模擬與驗(yàn)證子116最終版圖數(shù)據(jù)與測(cè)試向量制版與工藝流片計(jì)算機(jī)輔助測(cè)試(ICCAT)生產(chǎn)定型工藝模擬版圖幾何設(shè)計(jì)規(guī)則和電學(xué)規(guī)則檢查網(wǎng)表一致性檢查和后仿真最終版圖數(shù)據(jù)與測(cè)試向量制版與工藝流片計(jì)算機(jī)輔助測(cè)試(ICCA117

IC設(shè)計(jì)流程視具體系統(tǒng)而定隨著ICCAD系統(tǒng)的發(fā)展，IC設(shè)計(jì)更側(cè)重系統(tǒng)設(shè)計(jì)正向設(shè)計(jì)，逆向設(shè)計(jì)

SoC:IP（IntelligentProprietary）庫(kù)(優(yōu)化設(shè)計(jì))軟核：行為級(jí)描述firmIP:門(mén)級(jí)

hardIP:版圖級(jí)，

D/AA/DDRAM，優(yōu)化的深亞微米電路等

IC設(shè)計(jì)與電路制備相對(duì)獨(dú)立的新模式

Foundry的出現(xiàn)IC設(shè)計(jì)流程視具體系統(tǒng)而定118VDSM電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響VDSM電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響119VDSM電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響時(shí)序問(wèn)題突出，互連延遲超過(guò)門(mén)延遲，邏輯設(shè)計(jì)用的互連延遲模型與實(shí)際互連延遲特性不一致，通過(guò)邏輯設(shè)計(jì)的時(shí)序在布局布線(xiàn)后不符合要求。在邏輯設(shè)計(jì)階段加入物理設(shè)計(jì)的數(shù)據(jù)綜合優(yōu)化中的關(guān)鍵路徑以SDF格式傳給布圖規(guī)劃，初步的連線(xiàn)延遲再傳給綜合優(yōu)化工具（以PDEF格式）布局后將更精確的互連信息通過(guò)FLOORPLANTOOL傳給綜合優(yōu)化工具，進(jìn)行布局迭代時(shí)延驅(qū)動(dòng)布線(xiàn)，完成后進(jìn)行延遲計(jì)算和時(shí)序分析，布線(xiàn)迭代VDSM電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響時(shí)序問(wèn)題突出，互連延遲超過(guò)門(mén)120VDSM電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響布圖時(shí)面向互連，先布互連網(wǎng)，再布模塊集成度提高：可重用（REUSE）模塊

IP模塊針對(duì)各IP模塊和其他模塊進(jìn)行布圖規(guī)劃，如何對(duì)IP模塊等已設(shè)計(jì)好的模塊進(jìn)行處理功耗問(wèn)題，尤其高層次設(shè)計(jì)中考慮布圖中寄生參數(shù)提取變成三維問(wèn)題VDSM電路設(shè)計(jì)對(duì)設(shè)計(jì)流程的影響布圖時(shí)面向互連，先布互連網(wǎng)121布圖設(shè)計(jì)方法（布圖風(fēng)格劃分）全定制設(shè)計(jì)方法、半定制設(shè)計(jì)方法、可編程邏輯器件以及基于這些方法的兼容設(shè)計(jì)方法設(shè)計(jì)方法選取的主要依據(jù)：設(shè)計(jì)周期、設(shè)計(jì)成本、芯片成本、芯片尺寸、設(shè)計(jì)靈活性、保密性和可靠性等最主要的：設(shè)計(jì)成本在芯片成本中所占比例芯片成本CT：小批量的產(chǎn)品：減小設(shè)計(jì)費(fèi)用；大批量的產(chǎn)品：提高工藝水平，減小芯片尺寸，增大圓片面積布圖設(shè)計(jì)方法（布圖風(fēng)格劃分）全定制設(shè)計(jì)方法、半定制設(shè)計(jì)方法、122全定制設(shè)計(jì)版圖設(shè)計(jì)時(shí)采用人工設(shè)計(jì)，對(duì)每個(gè)器件進(jìn)行優(yōu)化，芯片性能獲得最佳，芯片尺寸最小設(shè)計(jì)周期長(zhǎng)，設(shè)計(jì)成本高，適用于性能要求極高或批量很大的產(chǎn)品，模擬電路符號(hào)式版圖設(shè)計(jì)：用一組事先定義好的符號(hào)來(lái)表示版圖中不同層版之間的信息，通過(guò)自動(dòng)轉(zhuǎn)換程序轉(zhuǎn)換舉例：棍圖：棍形符號(hào)、不同顏色不必考慮設(shè)計(jì)規(guī)則的要求；設(shè)計(jì)靈活性大符號(hào)間距不固定，進(jìn)行版圖壓縮，減小芯片面積全定制設(shè)計(jì)版圖設(shè)計(jì)時(shí)采用人工設(shè)計(jì)，對(duì)每個(gè)器件進(jìn)行優(yōu)化，芯片性123VDDVssVDDVss124專(zhuān)用集成電路（ASIC：Application-SpecificIntegratedCircuit）（相對(duì)通用電路而言）針對(duì)某一應(yīng)用或某一客戶(hù)的特殊要求設(shè)計(jì)的集成電路批量小、單片功能強(qiáng)：降低設(shè)計(jì)開(kāi)發(fā)費(fèi)用主要的ASIC設(shè)計(jì)方法：門(mén)陣列設(shè)計(jì)方法：半定制標(biāo)準(zhǔn)單元設(shè)計(jì)方法：定制掩膜版方法積木塊設(shè)計(jì)方法：定制可編程邏輯器件設(shè)計(jì)方法專(zhuān)用集成電路（ASIC：Application-Speci125門(mén)陣列設(shè)計(jì)方法（GA方法）概念：形狀和尺寸完全相同的單元排列成陣列，每個(gè)單元內(nèi)部含有若干器件，單元之間留有布線(xiàn)通道，通道寬度和位置固定，并預(yù)先完成接觸孔和連線(xiàn)以外的芯片加工步驟，形成母片根據(jù)不同的應(yīng)用，設(shè)計(jì)出不同的接觸孔版和金屬連線(xiàn)版，單元內(nèi)部連線(xiàn)及單元間連線(xiàn)實(shí)現(xiàn)所需電路功能

母片半定制技術(shù)門(mén)陣列設(shè)計(jì)方法（GA方法）概念：形狀和尺寸完全相同的單元排126門(mén)陣列集成電路芯片的顯微照片門(mén)陣列集成電路芯片的顯微照片127門(mén)陣列結(jié)構(gòu)單元區(qū)結(jié)構(gòu)：舉例：六管CMOS單元 由該結(jié)構(gòu)實(shí)現(xiàn)三輸入或非門(mén)輸入/輸出單元：芯片四周舉例：圖5.16，輸入、輸出、電源輸入保護(hù)(防止柵擊穿)：嵌位二極管、保護(hù)電阻輸出驅(qū)動(dòng)：寬長(zhǎng)比大的器件（梳狀或馬蹄狀）門(mén)陣列結(jié)構(gòu)單元區(qū)結(jié)構(gòu)：128集成電路的內(nèi)部單元集成電路的內(nèi)部單元129寄存器傳輸級(jí)行為描述邏輯網(wǎng)表邏輯模擬制版/流片/測(cè)試/封裝設(shè)計(jì)中心Foundry向Foundry提供網(wǎng)表布局布線(xiàn)掩膜版圖版圖檢查/網(wǎng)表和參數(shù)提取/網(wǎng)表一致性檢查后仿真產(chǎn)生測(cè)試向量行為仿真邏輯圖綜合生成延遲文件單元庫(kù)門(mén)陣列設(shè)計(jì)過(guò)程寄存器傳輸級(jí)行為描述邏輯網(wǎng)表邏輯模擬制版/流片/測(cè)試/封裝設(shè)130門(mén)陣列方法的設(shè)計(jì)特點(diǎn)：設(shè)計(jì)周期短，設(shè)計(jì)成本低，適合設(shè)計(jì)適當(dāng)規(guī)模、中等性能、要求設(shè)計(jì)時(shí)間短、數(shù)量相對(duì)較少的電路不足：設(shè)計(jì)靈活性較低；門(mén)利用率低；芯片面積浪費(fèi)門(mén)陣列方法的設(shè)計(jì)特點(diǎn)：設(shè)計(jì)周期短，設(shè)計(jì)成本低，適合設(shè)計(jì)適當(dāng)規(guī)131門(mén)海設(shè)計(jì)技術(shù)：一對(duì)不共柵的P管和N管組成的基本單元鋪滿(mǎn)整個(gè)芯片，布線(xiàn)通道不確定（可將基本單元鏈改成無(wú)用器件區(qū)走線(xiàn)），宏單元連線(xiàn)在無(wú)用器件區(qū)上進(jìn)行門(mén)利用率高，集成密度大，布線(xiàn)靈活，保證布線(xiàn)布通率仍有布線(xiàn)通道，增加通道是單元高度的整數(shù)倍，布線(xiàn)通道下的晶體管不可用門(mén)海設(shè)計(jì)技術(shù)：一對(duì)不共柵的P管和N管組成的基本單元鋪滿(mǎn)整個(gè)芯132激光掃描陣列：特殊的門(mén)陣列設(shè)計(jì)方法對(duì)于一個(gè)特殊結(jié)構(gòu)的門(mén)陣列母片，片上晶體管和邏輯門(mén)之間都有電學(xué)連接，用專(zhuān)門(mén)的激光掃描光刻設(shè)備切斷不需要連接處的連線(xiàn)，實(shí)現(xiàn)ASIC功能。只需一步刻鋁工藝，加工周期短；采用激光掃描曝光，省去了常規(guī)門(mén)陣列方法中的制版工藝。但制備時(shí)間較長(zhǎng)。一般用于小批量(200～2000塊)ASIC的制造激光掃描陣列：特殊的門(mén)陣列設(shè)計(jì)方法133標(biāo)準(zhǔn)單元設(shè)計(jì)方法（SC方法）一種庫(kù)單元設(shè)計(jì)方法概念：從標(biāo)準(zhǔn)單元庫(kù)中調(diào)用事先經(jīng)過(guò)精心設(shè)計(jì)的邏輯單元，并排列成行，行間留有可調(diào)整的布線(xiàn)通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來(lái)，形成所需的專(zhuān)用電路芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線(xiàn)通道區(qū)沒(méi)有寬度的限制，利于實(shí)現(xiàn)優(yōu)化布線(xiàn)。標(biāo)準(zhǔn)單元設(shè)計(jì)方法（SC方法）一種庫(kù)單元設(shè)計(jì)方法134標(biāo)準(zhǔn)單元庫(kù)：標(biāo)準(zhǔn)單元庫(kù)中的單元是用人工優(yōu)化設(shè)計(jì)的，力求達(dá)到最小的面積和最好的性能，完成設(shè)計(jì)規(guī)則檢查和電學(xué)驗(yàn)證描述電路單元在不同層級(jí)的屬性的一組數(shù)據(jù)邏輯符號(hào)（L）：?jiǎn)卧Q(chēng)與符號(hào)、I/O端：用于邏輯圖功能描述電路結(jié)構(gòu)、電學(xué)指標(biāo)拓?fù)浒鎴D（O）：拓?fù)鋯卧?、單元寬度高度、I/O位置及名稱(chēng)掩膜版圖（A）舉例：不同設(shè)計(jì)階段調(diào)用不同描述

標(biāo)準(zhǔn)單元庫(kù)：標(biāo)準(zhǔn)單元庫(kù)中的單元是用人工優(yōu)化設(shè)計(jì)的，力求達(dá)到最135標(biāo)準(zhǔn)單元庫(kù)主要包括與非門(mén)、或非門(mén)、觸發(fā)器、鎖存器、移位寄存器加法器、乘法器、除法器、算術(shù)運(yùn)算單元、FIFO等較大規(guī)模單元模擬單元模塊：振蕩器、比較器等

同一功能的單元有幾種不同的類(lèi)型，視應(yīng)用不同選擇

標(biāo)準(zhǔn)單元庫(kù)主要包括136標(biāo)準(zhǔn)單元設(shè)計(jì)基本排列形式：雙邊I/O、單邊I/O、連線(xiàn)單元（單層布線(xiàn)中用得較多、跨單元連線(xiàn)）走線(xiàn)：電源和地線(xiàn)一般要求從單元左右邊進(jìn)出，信號(hào)端從上下進(jìn)出?？梢栽趩卧獌?nèi)部或單元邊界電源線(xiàn)可以放在單元外，在布線(xiàn)通道內(nèi)，便于根據(jù)單元功率要求調(diào)整寬度，從各單元引出端口電源線(xiàn)水平金屬線(xiàn)，信號(hào)線(xiàn)用第二層金屬或垂直多晶硅線(xiàn)，單元內(nèi)部連線(xiàn)用第一層金屬和多晶硅，單元之間連線(xiàn)在走線(xiàn)通道內(nèi)單元拼接單元高度：器件寬度，（考慮最小延遲，最省面積，足夠高度以保證電源線(xiàn)、地線(xiàn)、單元內(nèi)部連線(xiàn)）標(biāo)準(zhǔn)單元設(shè)計(jì)基本排列形式：雙邊I/O、單邊I/O、連線(xiàn)單元（137

SC方法設(shè)計(jì)流程與門(mén)陣列類(lèi)似

SC方法特點(diǎn)：需要全套掩膜版，屬于定制設(shè)計(jì)方法門(mén)陣列方法：合適的母片，固定的單元數(shù)、壓焊塊數(shù)和通道間距標(biāo)準(zhǔn)單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線(xiàn)的自由度增大較高的芯片利用率和連線(xiàn)布通率依賴(lài)于標(biāo)準(zhǔn)單元庫(kù)，SC庫(kù)建立需較長(zhǎng)的周期和較高的成本，尤其工藝更新時(shí)適用于中批量或者小批量但是性能要求較高的芯片設(shè)計(jì)SC方法設(shè)計(jì)流程與門(mén)陣列類(lèi)似138積木塊設(shè)計(jì)方法：BBL方法

（通用單元設(shè)計(jì)方法）布圖特點(diǎn)：任意形狀的單元（一般為矩形或“L”型）、任意位置、無(wú)布線(xiàn)通道BBL單元：較大規(guī)模的功能塊（如ROM、RAM、ALU或模擬電路單元等），單元可以用GA、SC、PLD或全定制方法設(shè)計(jì)積木塊設(shè)計(jì)方法：BBL方法

（通用單元設(shè)計(jì)方法）布圖特點(diǎn)：139設(shè)計(jì)過(guò)程：可以基于Foundry提供的單元庫(kù)，更提倡用自己的單元庫(kù)

平面布置：影響延遲的單元靠近安放

軟件預(yù)估性能

詳細(xì)布圖

后仿真

設(shè)計(jì)過(guò)程：可以基于Foundry提供的單元庫(kù)，更提倡用自己的140

BBL方法特點(diǎn)：較大的設(shè)計(jì)自由度，可以在版圖和性能 上得到最佳的優(yōu)化布圖算法發(fā)展中：通道不規(guī)則，連線(xiàn)端口在單元四周，位置不規(guī)則BBL方法特點(diǎn)：較大的設(shè)計(jì)自由度，可以在版圖和性能 上得到141可編程邏輯器件設(shè)計(jì)方法（PLD方法）概念：用戶(hù)通過(guò)生產(chǎn)商提供的通用器件自行進(jìn)行現(xiàn)場(chǎng)編程和制造，或者通過(guò)對(duì)與或矩陣進(jìn)行掩膜編程，得到所需的專(zhuān)用集成電路編程方式：現(xiàn)場(chǎng)編程：采用熔斷絲、電寫(xiě)入等方法對(duì)已制備好的PLD器件實(shí)現(xiàn)編程，不需要微電子工藝，利用相應(yīng)的開(kāi)發(fā)工具就可完成設(shè)計(jì)，有些PLD可多次擦除，易于系統(tǒng)和電路設(shè)計(jì)。掩膜編程：通過(guò)設(shè)計(jì)掩膜版圖來(lái)實(shí)現(xiàn)所需的電路功能，但由于可編程邏輯器件的規(guī)則結(jié)構(gòu)，設(shè)計(jì)及驗(yàn)證比較容易實(shí)現(xiàn)?？删幊踢壿嬈骷O(shè)計(jì)方法（PLD方法）概念：用戶(hù)通過(guò)生產(chǎn)商提供142可編程邏輯器件分類(lèi)

ROM、EPROM、EEPROM、PLA、PAL、GAL可編程邏輯陣列（PLA）：實(shí)現(xiàn)數(shù)字邏輯基本思想：組合邏輯可以轉(zhuǎn)換成與-或邏輯基本結(jié)構(gòu)：可編程邏輯器件分類(lèi)143PLA基本結(jié)構(gòu)“與”矩陣“或”矩陣X1X2XnP1PmO1O2O3Op將“與”矩陣或“或”矩陣的格點(diǎn)上是否有晶體管作為選擇，編程出任意邏輯。采用不規(guī)則的晶體管位置實(shí)現(xiàn)一定的邏輯，但晶體管可能的位置是規(guī)則的PLA基本結(jié)構(gòu)“與”矩陣“或”矩陣X1X2XnP1PmO1O144舉例：盡量采用“或非”門(mén)時(shí)鐘2O2O1時(shí)鐘1abVDDVDDPMOS管

NMOS管舉例：時(shí)鐘2O2O1時(shí)鐘1abVDDVDDPMOS管NMO145可編程陣列邏輯(PAL)

和通用陣列邏輯(GAL)PAL：固定或矩陣（八個(gè)輸入端即可滿(mǎn)足邏輯組合要求），可編與矩陣（輸入項(xiàng)可增多）結(jié)構(gòu)簡(jiǎn)化、工藝簡(jiǎn)單現(xiàn)場(chǎng)編程不同輸出結(jié)構(gòu)選用不同的PAL器件可編程陣列邏輯(PAL)

和通用陣列邏輯(GAL)PAL：固146GAL：固定或矩陣：浮柵工藝：控制柵上施加足夠高的電壓且漏端接地時(shí)，浮柵上將存儲(chǔ)負(fù)電荷，當(dāng)控制柵接地而漏端加適當(dāng)?shù)恼妷簳r(shí)，浮柵將放電，實(shí)現(xiàn)了電編程；具有不揮發(fā)性，掉電后不用重新編程提高可編程速度和器件速度電擦寫(xiě)，可重復(fù)編程，不需要窗口式的封裝輸出邏輯單元有一些考慮：可編程可重新配置具有安全保護(hù)單元編程方式：現(xiàn)場(chǎng)編程GAL：固定或矩陣：147

PAL和GAL的器件密度較低，幾百門(mén)近年來(lái)出現(xiàn)高密度可編程邏輯器件HDPLD、

系統(tǒng)內(nèi)編程邏輯器件IS-PLDLattice的pLSI1000,2000,3000系列，14000門(mén)

HDPLD：集總布線(xiàn)區(qū)（GRP：globalroutingpool）：用于內(nèi)部邏輯連接四周通用邏輯塊（GLB）、輸出布線(xiàn)區(qū)（ORP：GLB輸出與管腳之間互連）輸入總線(xiàn)IB

可實(shí)現(xiàn)高速控制器等，DSP、數(shù)據(jù)加密等子系統(tǒng)PAL和GAL的器件密度較低，幾百門(mén)148系統(tǒng)內(nèi)編程邏輯器件IS-PLD（insystem-programmablelogicdevice）：帶串行接口及使能端（用作串口或正常信號(hào)端）串行口：數(shù)據(jù)輸入、數(shù)據(jù)輸出、時(shí)鐘、模式選擇具有GAL和HDPLD的可編程、再配置功能可編程、再配置在系統(tǒng)內(nèi)或PCB板上進(jìn)行消除管腳多次彎曲易于進(jìn)行電路版級(jí)測(cè)試一塊電路板有不同功能：硬件軟件化系統(tǒng)內(nèi)編程邏輯器件IS-PLD（insystem-prog149現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)

（邏輯單元陣列）集成度高，使用靈活，引腳數(shù)多(可多達(dá)100多條)，可以實(shí)現(xiàn)更為復(fù)雜的邏輯功能不是與或結(jié)構(gòu)，以可配置邏輯功能塊（configurablelogicblock）排成陣列，功能塊間為互連區(qū)，輸入/輸出功能塊IOB可編程的內(nèi)部連線(xiàn)：特殊設(shè)計(jì)的通導(dǎo)晶體管和可編程的開(kāi)關(guān)矩陣CLB、IOB的配置及內(nèi)連編程通過(guò)存儲(chǔ)器單元陣列實(shí)現(xiàn)現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)

（邏輯單元陣列）集成度高，使用150現(xiàn)場(chǎng)編程XILINX：用SRAM存儲(chǔ)內(nèi)容控制互連：允許修改

配置程序——存儲(chǔ)器單元陣列中各單元狀態(tài)——控制CLB的可選配置端、多路選擇端

控制IOB的可選配置端

控制通導(dǎo)晶體管的狀態(tài)和開(kāi)關(guān)矩陣的連接關(guān)系A(chǔ)CTEL：可熔通的