十六進制7段數(shù)碼顯示譯碼器設計實驗報告

-.z.實驗名稱：十六進制7段數(shù)碼顯示譯碼器設計實驗目的：設計七段顯示譯碼器學習VerilogHDL文本文件進展邏輯設計輸入；學習設計仿真工具的使用方法；工作原理：7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是二進制的，所以輸出表達都是十六進制的，為了滿足十六進制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中來實現(xiàn)。例如6-18作為7段譯碼器，輸出信號LED7S的7位分別接圖6-17數(shù)碼管的7個段，高位在左，低位在右。例如當LED7S輸出為"1101101〞時，數(shù)碼管的7個段g,f,e,d,c,b,a分別接1,1,0,1,1,0,1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示"5〞。注意，這里沒有考慮表示小數(shù)點的發(fā)光管，如果要考慮，需要增加段h，例6-18中的LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0)應改為…(7DOWNTO0)。實驗內(nèi)容1：將設計好的VHDL譯碼器程序在QuartusII上進展編輯、編譯、綜合、適配、仿真，給出其所有信號的時序仿真波形。實驗步驟：步驟1：新建一個文件夾擊翻開vhdl文件；步驟2:編寫源程序并保存步驟3：新建一個工程及進展工程設置步驟4：調(diào)試程序至無誤；步驟5：接著新建一個VECTORWAVEFOM文件及展出仿真波形設置步驟6：輸入數(shù)據(jù)并輸出結(jié)果〔時序仿真圖〕步驟7：設置好這個模式步驟8：生成RTL原理圖步驟9：引腳鎖定及源代碼LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDECL7SISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));END;ARCHITECTUREoneOFDECL7SISBEGINPROCESS(A)BEGINCASEAISWHEN"0000"=>LED7S<="0111111";WHEN"0001"=>LED7S<="0000110";WHEN"0010"=>LED7S<="1011011";WHEN"0011"=>LED7S<="1001111";WHEN"0100"=>LED7S<="1100110";WHEN"0101"=>LED7S<="1101101";WHEN"0110"=>LED7S<="1111101";WHEN"0111"=>LED7S<="0000111";WHEN"1000"=>LED7S<="1111111";WHEN"1001"=>LED7S<="1101111";WHEN"1010"=>LED7S<="1110111";WHEN"1011"=>LED7S<="1111100";WHEN"1100"=>LED7S<="0111001";WHEN"1101"=>LED7S<="1011110";WHEN"1110"=>LED7S<="1111001";WHEN"1111"=>LED7S<="1110001";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;END;實驗內(nèi)容二：1、硬件測試。程序不一樣，其他步驟一樣操作LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4BISPORT(CLK,RST,ENA:INSTD_LOGIC;OUTY:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT4B;ARCHITECTUREbehavOFCNT4BISBEGINPROCESS(CLK,RST,ENA)VARIABLEQ:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='0'THENQ:=(OTHERS=>'0');ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENQ:=Q+1;ENDIF;ENDIF;IFQ="1111"THENCOUT<='1';ELSECOUT<='0';ENDIF;OUTY<=Q;ENDPROCESS;ENDbehav;2、時序仿真波形：3、RTL原理圖：實驗內(nèi)容三：1、源代碼：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYadderISPORT(clock0,rst0,ena0:INSTD_LOGIC;led:OUTSTD_LOGIC_VECTOR(6DOWNTO0);cout0:OUTSTD_LOGIC);ENDENTITYadder;ARCHITECTUREad1OFadderISCOMPONENTCNT4BPORT(CLK,RST,ENA:INSTD_LOGIC;OUTY:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTDECL7SPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);q:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDCOMPONENT;SIGNALtmp:STD_LOGIC_VECTOR(3DOWNTO0);BEGINu1:CNT4BPORTMAP(CLK=>clock0,RST=>rst0,ENA=>ena0,OUTY=>tmp,COUT=>cout0);u2:DECL7SPORTMAP(A=>tmp,q=>led);ENDARCHITECTUREad1;2、時序仿真波形：3、RTL原理圖：〔計數(shù)器和譯碼器連接電路的頂層文件原理圖〕注意：運用實驗三，調(diào)用實驗一和實驗二的RTl原理圖得計數(shù)器和譯碼器連接電路的頂層文件原理圖在引腳鎖定及硬件測試。建議選GW48系統(tǒng)的實驗電路模式6(參考附錄圖F-6〕，用數(shù)碼8顯示譯碼輸出(PIO46~PIO40)，鍵8、鍵7、鍵6和鍵5四位控制輸入，硬件驗證譯碼器的工作性能。提示1：目標器件選擇MA*7000S系列的EPM7128SLC84-15。提示2：引腳鎖定除了參考第5章第2節(jié)內(nèi)容外，具體引腳編號選定應參考"實驗附注資料附注3：萬能接插口與構(gòu)造圖信號/與芯片引腳對照表〞的"EPM7128S-PL84〞欄目。提示3：選實驗電路模式6，參考"實驗附注資料附注2：實驗電路構(gòu)造圖〞的"附圖2-8實驗電路構(gòu)造圖NO.6〞欄目。實驗心得及個人心得：通過本次實驗，對QuartusII有了進一步的學習和認識，對Verilog也有了深入了解。學會了7段數(shù)碼顯示譯碼器的Verilog硬件設計，學習了VHDL的CASE語句應用及多層次設計方法。在設計頂層文件時，最有深刻體會，自己在不知道弄錯了多少次和請教過別人屢次，在終于知道頂層文件怎樣生成的所以我們應該學會認真分析程序，弄清實驗原理，做實驗時耐心、認真，遇到問題爭取自己解決。認真總結(jié)實驗，分析波形，完成實驗報告。特別經(jīng)過一個學期的學習，我并不說我完全懂得EDA技術，我知道在程序方面還有很多要學習的，對于EDA，我都還懂得一些必要