信號與系統(tǒng)-第八章串入串出移位寄存器

8.5

Shift

Register（移位寄存器）Serial

Input(串行輸入)SERINSEROUT

Serial

Output(串行輸出)Serial-In,Serial-Out(串入串出移位寄存器)Can

be

used

to

delay

aSignal

by

n

clock

ticks(可以使一個(gè)信號延遲n個(gè)時(shí)鐘周期之后再輸出)Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)1——即n位寄存器，每次時(shí)鐘觸發(fā)移動一位。Serial-In,

Parallel-Out

Shift

Register(串入并出移位寄存器)Serial-In(串入)SERIN1Q2QNQParallel-Out(并出)2Can

be

used

toperformSerial-to-ParallelConversion(可以用來完成串－并轉(zhuǎn)換)Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)3Parallel-In,

Serial-Out(并入串出移位寄存器)多路復(fù)用結(jié)構(gòu)LOAD/SHIFTSERINSEROUTDigital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)Can

be

used

toperformParallel-to-SerialConversion

(可以用來完成并－串轉(zhuǎn)換)4Parallel-In,

Parallel-Out(并入并出移位寄存器)LOAD/SHIFTSERIN1Q2QNQDigital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)可實(shí)現(xiàn)串－串串－并并－串并－并等轉(zhuǎn)換多路復(fù)用結(jié)構(gòu)MSI

Shift Register(MSI移位寄存器)——4-Bit

Universal

Shift Register

(74x194)74x194S1

S0功能00保持01右移10左移11載入Left

Shift

Input:From

QD

to

QA(左移輸入)Right

ShiftInput:From

QA

to

QD(右移輸入)CLR_L:異步清零，RIN:右移輸入，LIN:左移輸入，D~A:4bit加載數(shù)MSBCLKLSBCLRS1S0LINDQDCQCBQBAQARINDigital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)600S1’

S0’S1

S010左移S1S0保持01右移11載入Figure

8-41Qi*

=

S1’·S0’·Qi

+

S1’·S0·Qi-1

+

S1·S0’·Qi+1

+S1·S0·INiDigital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)4-Bit

Universal

Shift

Register(4位通用移位寄存器74x194)QDQCQBQACLKCLRS1S0LINDCBARIN74x194QDQCQBQACLKCLRS1S0LINDCBARINCLKCLRS1S0LINRIN移位寄存器的擴(kuò)展ParallelInputs(并行輸入（8位）)ParallelOutput(并行輸出8位)78.5.3

Shift-Register

Counters(移位寄存器計(jì)數(shù)器)D0

=

F

(

Q0

,

Q1

,

…

,

Qn-1

)Feedback

Logic

(反饋邏輯)D

QCK

QD

QCK

QD

QCK

QD

QCK

QCLK8FF0FF1FF2FF3General

Structure

(一般結(jié)構(gòu))：Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)0001100001008.5.4 Ring

Counters(環(huán)型計(jì)數(shù)器—)—非自啟動的D

QCK

QD

QCK

QD

QCK

QD

QCK

QCLKFF0FF1FF2FF3000100101000

0100有效狀態(tài)D3

D2

D1D0無效狀態(tài)D0

=

Qn-1001098.5.4 Ring

Counters(環(huán)型計(jì)數(shù)器—)—非自啟動的D

QCK

QD

QCK

QD

QCK

QD

QCK

QCLKFF0FF1FF2FF3000100101000

0100有效狀態(tài)D3

D2

D1

D0無效狀態(tài)D0

=

Qn-11110110110110111110010100100110110D

QClk

QD

QClk

QD

QClk

QD

QClk

QCLKFF0FF1FF2FF3如何實(shí)現(xiàn)自啟動、自校正？D0

=

(Qn-2+

…

+

Q1

+

Q0)’Q3Q0Q2Q1單個(gè)1的循環(huán)自校正：10001000100010001000100010008.5.5

Twisted-Ring

CountersJohnso（n,扭Mo環(huán)eb計(jì)ius數(shù)C器oun）terD

QCK

QD

QCK

QD

QCK

QD

QCK

QCLKFF0FF1FF2FF3D0

=

Qn-1’00000001001101111110

111111001000Normal

State

Cycle(有效的狀態(tài)循環(huán))Self-correcting(自校正）1001120010010110110110110110100100修改成自啟動的方法不影響有效循環(huán)無效循環(huán)中至少有一個(gè)狀態(tài)能直接或間接進(jìn)入有效循環(huán)(注意：由于修改條件的限制——僅D0可改變，不是每個(gè)狀態(tài)都能進(jìn)入直接有效狀態(tài))電路應(yīng)最簡枝盡可能短檢查修改后的狀態(tài)圖是否只有一個(gè)圈，若只有一個(gè)圈，則

成功。否則，重復(fù)第二步，直到狀態(tài)圖只有一

個(gè)圈，其余都是枝為止。Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)13Twisted-Ring

Counters(扭環(huán)計(jì)數(shù)器)Minimal

Cost

(最小成本)1d001ddd110ddd0dQ3

Q2

Q1Q0Q3Q200

01

11

10011110D0Q1Q000有效D0=1

D0=1

D0=11000

D0=01100

D0=0

1110

D0=0

11110000

0001

0011

0111D0=0

D0=1——Self-Correcting

Design(自校正設(shè)計(jì))1、確定有效的狀態(tài)循環(huán)D0

=Q3’（無自校正能力）Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)Twisted-Ring

Counters(扭環(huán)計(jì)數(shù)器)Q3Q200

01

11

10011110D0Q1Q0001100110011001100——Self-Correcting

Design(自校正設(shè)計(jì))1、確定有效的狀態(tài)循環(huán)無效D0=0

D0=1

D0=11001

0010

0101

1011D0=00110D0=1D0=0

D0=0D0=10100

1010

1101Q3

Q2

Q1

Q0D0=1

D0=1

D0=10000

0001

0011

0111D0=0

D0=11000

D0=01100

D0=0

1110

D0=0

1111有效Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)01100100

1010

1101無效D0=1D0=0

D0=0D0=1Q3Q200

01

11

10011110D0Q1Q000Twisted-Ring

Counters(扭環(huán)計(jì)數(shù)器)1、確定有效的狀態(tài)循環(huán)1100110111011100D0

=

Q2’·Q0

+

Q3’=

((Q2’·Q0)’

·

Q3)’最終的實(shí)現(xiàn)最好是與非-與非邏輯！——Self-Correcting

Design(自校正設(shè)計(jì))D0=0D0=0這是一個(gè)方法Q3

Q2

Q1Q0D0=1

D0=1D0=1

D0=11001

0010

0101

1011有效2、負(fù)反饋邏輯D0=F(Q0,Q1,Q2,Q3)是改變下一狀態(tài)的上佳，遂查找哪些無效狀態(tài)能通過改變輸入D0而進(jìn)入有效循環(huán)...D0=1

D0=1

D0=10000

0001

0011

0111D0=0

D0=11000

D0=01100

D0=0

1110

D0=0

1111Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)Q3Q0Q2Q1Twisted-Ring

Counters(扭環(huán)計(jì)數(shù)器)——Self-Correcting

Design(自校正設(shè)計(jì))D0

=

Q2’·Q0

+

Q3’=

((Q2’·Q0)’

·

Q3)’D

QClk

QD

QClk

QD

QClk

QD

QClk

QCLKFF0FF1FF2FF3Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)Twisted-Ring

Counters(扭環(huán)計(jì)數(shù)器)QDQCQBQACLKCLRS1S0LINDCBARIN——利用74x194來實(shí)現(xiàn)+5V74x194CLOCKRESET_LS1S0接成左移型Q0Q1Q2Q3Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)Twisted-Ring

Counters(扭環(huán)計(jì)數(shù)器)QDQCQBQACLKCLRS1S0LINDCBARIN——利用74x194來實(shí)現(xiàn)+5V74x194CLOCKRESET_LS1S0接成左移型自校正改進(jìn)：（方法一）D0

=

Q2’·Q0

+

Q3’=

((Q2’·Q0)’

·

Q3)’Q0Q1Q2Q3Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)Twisted-Ring

Counters(扭環(huán)計(jì)數(shù)器)——利用74x194來實(shí)現(xiàn)自校正改進(jìn)：扭環(huán)計(jì)數(shù)器的狀態(tài)圖Q3

Q2

Q1Q0（方法二）可利用74x194的置數(shù)功能來強(qiáng)制某些無效狀態(tài)進(jìn)入某個(gè)有效狀態(tài)。比如：可強(qiáng)制無效狀態(tài)1001的下一狀態(tài)為1000即：當(dāng)電路狀態(tài)出現(xiàn)Q3Q2Q1Q0=1001

時(shí)將下一狀態(tài)置為有效狀態(tài)Q3Q2Q1Q0

=

1000有效D0=0D0=0

D0=0無效D0=0D0=1D0=10100

D0=0

1010

D0=0

1101

D0=1

0110D0=1

D0=1

D0=10000

0001

0011

0111D0=0

D0=11000

1100

1110

1111置數(shù)1001

0010

0101

1011D0=1

D0=0置數(shù)條件

=Q0·Q1’·Q2’·Q3問題：無效態(tài)進(jìn)入有效態(tài)的支路太長；置數(shù)條件太復(fù)雜，需要兩個(gè)反相器和一個(gè)4輸入與門。（置數(shù)輸入端ABCD應(yīng)連接1000）Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)Twisted-Ring

Counters(扭環(huán)計(jì)數(shù)器)——利用74x194來實(shí)現(xiàn)自校正改進(jìn)：（方法二）扭環(huán)計(jì)數(shù)器的狀態(tài)圖Q3

Q2

Q1Q0D0=1

D0=1

D0=10001

00110111D0=11000

D0=0

1100

D0=0

1110

D0=0

11110000D0=0有效效D0=0

D0=1D0=11011D0=0

無0100

D0=0

1010

D0=0

1101

D0=1

01101001

0010

0101D0=1能否強(qiáng)制的無效狀態(tài)進(jìn)入某個(gè)有效狀態(tài)，且不破壞有效狀態(tài)原有的循環(huán)呢??可利用74x194的置數(shù)功能來強(qiáng)制某些無效狀態(tài)進(jìn)入某個(gè)有效狀態(tài)。Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)Twisted-Ring

Counters(扭環(huán)計(jì)數(shù)器)——利用74x194來實(shí)現(xiàn)自校正改進(jìn)：扭環(huán)計(jì)數(shù)器的狀態(tài)圖Q3

Q2

Q1Q0（方法二）可利用74x194的置數(shù)功能來強(qiáng)制某些無效狀態(tài)進(jìn)入某個(gè)有效狀態(tài)。無效狀態(tài)中0XX0有3個(gè)，而有效狀態(tài)只涉及1個(gè)（0000）可以設(shè)定：當(dāng)電路狀態(tài)出現(xiàn)Q3Q2Q1Q0=0XX0

時(shí)將下一狀態(tài)置為有效狀態(tài)0000的下一狀態(tài)，即Q3Q2Q1Q0

=

0001D0=1

D0=1

D0=10001

00110111D0=11000

D0=0

1100

D0=0

1110

D0=0

11110000D0=0有效無D0=0D0=1

D0=10010

0101

1011D0=0效0100

D0=0

1010

D0=0

1101

D0=1

01101001D0=1置數(shù)條件

=Q3’·

Q0’這樣可以避免破壞有效狀態(tài)的原有循環(huán)。（置數(shù)輸入端ABCD應(yīng)連接0001）Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)Twisted-Ring

Counters(扭環(huán)計(jì)數(shù)器)——利用74x194來實(shí)現(xiàn)QDQCQBQACLKCLRS1S0LINDCBARIN74x194CLOCKRESET_LQ0Q1Q2Q31000S1S0接成左移型+5V自校正改進(jìn)：（方法二）置數(shù)條件=Q3’·

Q0’在這里相當(dāng)于

S0

=

Q3’

·

Q0’Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)Twisted-Ring

Counters(扭環(huán)計(jì)數(shù)器)——利用74x194來實(shí)現(xiàn)自校正改進(jìn)：（方法二）扭環(huán)計(jì)數(shù)器的狀態(tài)圖Q3

Q2

Q1Q0D0=1

D0=1

D0=10001

00110111D0=10000D0=0有效無效01101010

11011000

D0=0

1100

D0=0

1110

D0=0

1111D0=0

D0=1

D0=11001

0010

0101

1011D0=1D0=0

D0=0D0=1

D0=00100可利用74x194的置數(shù)功能來強(qiáng)制某些無效狀態(tài)進(jìn)入某個(gè)有效狀態(tài)。還有沒有其他方案？當(dāng)電路狀態(tài)出現(xiàn)Q0Q1Q2Q3=1XX1

時(shí)將下一狀態(tài)置為0111Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)Twisted-Ring

Counters(扭環(huán)計(jì)數(shù)器)——利用74x194來實(shí)現(xiàn)自校正改進(jìn)：（方法二）扭環(huán)計(jì)數(shù)器的狀態(tài)圖Q3

Q2

Q1

Q0D0=1

D0=1

D0=10000

0001

0011

0111D0=0

D0=11000

D0=0

1100

D0=0

1110

D0=0

1111有效效011011011010D0=0

D0=1

D0=11001

0010

0101

1011D0=0

無D0=1D0=0

D0=0D0=10100可利用74x194的置數(shù)功能來強(qiáng)制某些無效狀態(tài)進(jìn)入某個(gè)有效狀態(tài)。還有沒有其他方案？還有很多方案當(dāng)電路狀態(tài)出現(xiàn)Q3Q2Q1Q0=X01X

時(shí)將下一狀態(tài)置為0111Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)8.5.6

Linear

Feedback

Shift-Register

Counter(LFSR,線性反饋移位寄存器計(jì)數(shù)器)LFSR計(jì)數(shù)器有2n-1種有效狀態(tài)——最大長度序列發(fā)生器反饋邏輯D

QCK

QD

QCK

QD

QCK

QD

QCK

QCLK26FF0

FF1

FF2

FF3移位寄存器型計(jì)數(shù)器的一般結(jié)構(gòu)利用反饋邏輯可以實(shí)現(xiàn)模2～模16的計(jì)數(shù)器Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)CLOCKRESET_L27反饋方程表8-26LFSR計(jì)數(shù)器有2n-1種有效狀態(tài)——最大長度序列發(fā)生器全0態(tài)的下一狀態(tài)？？奇校驗(yàn)電路Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)8.5.6

Linear

Feedback

Shift-Register

Counter(LFSR,線性反饋移位寄存器計(jì)數(shù)器)偽隨機(jī)序列發(fā)生器猜謎

機(jī)使能輸入隨機(jī)產(chǎn)生ENL1~L4ERRCLOCKG1~G4LFSR計(jì)數(shù)器典型應(yīng)用：產(chǎn)生邏輯電路的測試輸入信號用于檢錯(cuò)及糾錯(cuò)碼的編碼和譯碼電路Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)28Serial-to-Parallel

Conversion(串/并轉(zhuǎn)換)Destination

Module(目的模塊)SourceModule(源模塊)29控制電路控制電路并-串轉(zhuǎn)換器串-并轉(zhuǎn)換器(并行數(shù)據(jù))(并行數(shù)據(jù))(串行數(shù)據(jù))SYNC(同步脈沖)Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)30Serial-to-Parallel

Conversion(串/并轉(zhuǎn)換)SYNC信號上1位寬的脈沖用來作為一個(gè)時(shí)間間隔的起始標(biāo)記這個(gè)間隔被稱為“幀”（frame）所有256位數(shù)據(jù)都在這個(gè)時(shí)間間隔內(nèi)在SDATA上傳送將SDATA分為32個(gè)時(shí)隙（timelot）,每個(gè)時(shí)隙包含8位數(shù)據(jù)可以運(yùn)送一個(gè)數(shù)字編碼的話音信號時(shí)隙

和一個(gè)時(shí)隙內(nèi)的每個(gè)數(shù)據(jù)位的位置都由它們與SYNC脈沖的相對位置來決定Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)31Parallel-to-SerialConversion(并串轉(zhuǎn)換)CLKCLKINHHQH74x166D6D5D4D3并行數(shù)據(jù)→D7CLOCKCLOCKSDATASYNCCLKCLRLDENPENTQAQBQCQDRCO’163CLKCLRLDENPENTQAQBQCQDRCO’163位

計(jì)

D2時(shí)SH/LDCLRSER

ABCDEF

數(shù)

D1

G隙高

D0數(shù)計(jì)位數(shù)數(shù)低位RESET_L到目標(biāo)+5VCLKCLRSERASERB74x164QAQBQCQDQEQFQGQHSDATACLKCLRLDENPENTQAQBQCQDRCO’163CLKCLRLDENPENTQAQBQCQDRCO’163SYNC+5VCLKEN1D

1Q2D

2Q3D

3Q4D

4Q5D

5Q6D

6Q7D

7Q8D

8Q74x377并行數(shù)據(jù)位數(shù)+5VCLOCK+5V串并轉(zhuǎn)換Sequence

Pulse

Generator(順序脈沖發(fā)生器)CLKQ0Q1Q2Q3利用移位寄存器構(gòu)成——

注意自校正（環(huán)形計(jì)數(shù)器）利用計(jì)數(shù)器和譯

構(gòu)成——

注意“毛刺”（二進(jìn)制計(jì)數(shù)器的狀態(tài)譯碼）Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)3435Serial

Signal

Generator(序列信號發(fā)生器)——用于產(chǎn)生一組特定的串行數(shù)字信號利用觸發(fā)器利用計(jì)數(shù)器利用移位寄存器Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)例1：利用D觸發(fā)器設(shè)計(jì)一個(gè)110100序列信號發(fā)生器序列信號發(fā)生器沒有輸入，因此這是一個(gè)Moore機(jī)。序列輸出有6位，可視為6種狀態(tài)。1、畫狀態(tài)圖

3、寫出轉(zhuǎn)移/輸出表2、狀態(tài)編碼000~101

表示

S ~S0

5S0Y=1Q2Q1Q0Q*2Q*1Q*0Y0000011001010101001100111001100101010100004、求各激勵(lì)方程和輸出方程——考慮未用狀態(tài)的處理5、畫出邏輯電路圖S1Y=1S2Y=0S3Y=1S5Y=0S4Y=0例2：設(shè)計(jì)一個(gè)8位的00010111序列信號發(fā)生器74x163CLKCLRLDENPENTQAQBQCQDRCOENABCD0D1D2D3D4D5D6D7YY74x151+5V+5V序列信號輸出

0

0

0

1

0

1

1

1方案一：采用D觸發(fā)器來設(shè)計(jì)（略）方案二：用計(jì)數(shù)器和數(shù)據(jù)選擇器來設(shè)計(jì)CLKQ1Q0Q20100

01

11

10IN01101001Q2Q1Q0

IN0

0

0

10

0

1

00

1

0

11

0

1

10

1

1

11

1

1

01

1

0

01

0

0

0需要幾位的移位寄存器？IN為移位寄存器的輸入Q2為序列輸出序列輸出有8位，可視為8種狀態(tài)∴可先用3位的移位寄存器試試看填寫

圖輸出序列例2：設(shè)計(jì)一個(gè)8位的00010111序列信號發(fā)生器方案三：采用移位寄存器來設(shè)計(jì)移位觸發(fā)器沒有重復(fù)的有效狀態(tài)∴3位的移位寄存器夠用了圖化簡得IN

=Q2·Q

1’·Q0

+

Q2’·Q1

+

Q2’·Q0’CLKCLRS1

S0LIND

QDC

QCB

QBA

QARIN74x194+5VCLOCKRESET_LQ0Q1Q2Q3組合邏輯IN0

0

0

10

0

1

00

1

0

11

0

1

10

1

1

11

1

1

01

1

0

01

0

0

0輸出序列IN為移位寄存器的輸入Q2為序列輸出Q2Q1Q0

IN例2：設(shè)計(jì)一個(gè)8位的00010111序列信號發(fā)生器方案三：采用移位寄存器來設(shè)計(jì)移位觸發(fā)器沒有重復(fù)的有效狀態(tài)∴3位的移位寄存器夠用了圖化簡得IN

=Q2·Q

1’·Q0

+

Q2’·Q1

+

Q2’·Q0’例3：設(shè)計(jì)一個(gè)6位的001010序列信號發(fā)生器方案一：采用D觸發(fā)器來設(shè)計(jì)序列信號發(fā)生器沒有輸入，因此這是一個(gè)Moore機(jī)。序列輸出有6位，可視為6種狀態(tài)。1、畫狀態(tài)圖

3、寫出轉(zhuǎn)移/輸出表2、狀態(tài)編碼000~101

表示

S ~

S0

5S0Y=0Q2Q1Q0Q*2Q*1Q*0Y0000010001010001001110111000100101110100004、求各激勵(lì)方程和輸出方程——考慮未用狀態(tài)的處理5、畫出邏輯電路圖S1Y=0S2Y=1S3Y=0S5Y=0S4Y=1例3：設(shè)計(jì)一個(gè)6位的001010序列信號發(fā)生器方案二：采用計(jì)數(shù)器和多路復(fù)用器來設(shè)計(jì)74x163計(jì)數(shù)值0~5循環(huán)，74x151輸入D0~D5依次連接數(shù)字序列。74x163CLKCLRLDENPENTABCDQAQBQCQDRCOENABCD6D7YY74x151+5V

0

D0

0

D1

1

D2

0

D3

1

D4

0

D5序列信號輸出CLK+5VQ3Q2Q1Q0IN001010101010100010001000100010IN

=

Q3’·Q1

+Q3·Q

1’

=

Q3

⊕

Q1IN為移位寄存器的輸入2Q

為序列輸出需要幾位的移位寄存器？此時(shí)，觸發(fā)器沒有重復(fù)的有效狀態(tài)∴至少需4位的移位寄存器有重復(fù)狀態(tài)須增加一位Q1Q0Q3

Q200d0d100dddddd1dd000

01

11

10IN序列輸出有6位，可視為6種狀態(tài)∴可先用3位的移位寄存器試試看采用最小成本法(Minimal

cost)來設(shè)計(jì)，假設(shè)10個(gè)未用狀態(tài)永不出現(xiàn)，可當(dāng)作任意項(xiàng)。011110移位例3：設(shè)計(jì)一個(gè)6位的001010序列信號發(fā)生器方案三：采用移位寄存器來設(shè)計(jì)Q3Q2Q1Q0IN001010101010100010001000100010IN

=

Q3’·Q2’·Q0’

+

Q2’·Q1’·Q0’

+

Q2·Q

1·Q

0’00001001100110111010011101110110010101101100011110Q3

Q200

01

11

10001001010001110001101000IN填寫

圖并化簡Q1Q0方案三：采用移位寄存器來設(shè)計(jì)采用最小法(Minimal

risk)來設(shè)計(jì)，讓10個(gè)未用狀態(tài)在數(shù)次移位后能進(jìn)入有效狀態(tài)，具備自校正能力。例3：設(shè)計(jì)一個(gè)6位的001010序列信號發(fā)生器利用移位寄存器74x194來實(shí)現(xiàn)74x194CLKCLRS1

S0LIND

QDC

QCB

QBA

QARIN+5VCLOCKRESET_LXEN檢測使能Y則輸出Y為1。例4：用移位寄存器實(shí)現(xiàn)序列檢測功能設(shè)計(jì)一個(gè)110串行序列檢測電路，當(dāng)電路檢測到輸入X連續(xù)出現(xiàn)110，且使能輸入EN為1

時(shí)，

1

1

011接成左移型8.6

Iterative

versus

Sequential

Circuits(迭代與時(shí)序電路)PICICOPOCLKRegister(寄存器)CLOCKPIj45POj串行比較器、串行加法器Space/Time

Trade-off(空間與時(shí)間的折衷)Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)8.7

Synchronous

Design

MethodologySynchronous

(S同yst步em設(shè)St計(jì)ru方ctu法re)and

DesignMethodology(同步系統(tǒng)結(jié)構(gòu)和設(shè)計(jì)方法)同步系統(tǒng)?分解?模塊結(jié)構(gòu)Data

Unit

(數(shù)據(jù)單元)+

Control Unit

(控制單元)寄存器、計(jì)數(shù)器、

器

產(chǎn)生控制信號（狀態(tài)機(jī)）Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)46Synchronous

System

Structure(同步系統(tǒng)結(jié)構(gòu))命令控制控制控制數(shù)據(jù)輸入數(shù)據(jù)輸出輸入輸出數(shù)據(jù)單元data

unit控制單元control

unit（狀態(tài)機(jī)）時(shí)鐘條件Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)478.8 Impediments

to

Synchronous

Design(同步設(shè)計(jì)中的

)Race

and

Hazards

are

not

a

problem

insynchronous

systems(只要不在 時(shí)觸發(fā)，競爭和 可以不考慮)Clock

Skew

(時(shí)鐘偏移)Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)8.8.1 Clock

Skew(時(shí)鐘偏移)同一個(gè)時(shí)鐘信號在不同的時(shí)刻到達(dá)不同的器件（Figure

8-65）Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)8.8.1 Clock

Skew(時(shí)鐘偏移)同一個(gè)時(shí)鐘信號在不同的時(shí)刻到達(dá)不同的器件（Figure

8-65）導(dǎo)線長度是時(shí)鐘偏移的重要原因Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)8.8.1 Clock

Skew(時(shí)鐘偏移)一個(gè)設(shè)計(jì)不好的例子：導(dǎo)線長度是時(shí)鐘偏移的重要原因Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)某的時(shí)鐘走線8.8.1 Clock

Skew(時(shí)鐘偏移)導(dǎo)線長度是時(shí)鐘偏移的重要原因一個(gè)設(shè)計(jì)良好的例子：時(shí)鐘線采用樹形結(jié)構(gòu)，以減少時(shí)鐘偏移Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)某的時(shí)鐘走線一個(gè)時(shí)鐘信號的扇出系數(shù)不足以驅(qū)動所有輸入端。有必要提供多個(gè)完全相同的時(shí)鐘（Figure

8-66）時(shí)鐘延遲不一致8.8.1 Clock

Skew(時(shí)鐘偏移)Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)8.8.1 Clock

Skew(時(shí)鐘偏移)時(shí)鐘信號的負(fù)載不均衡是時(shí)鐘偏移的另一重要原因交流負(fù)載可看成等效電容

負(fù)載越大，時(shí)鐘延遲就越大應(yīng)盡量使多個(gè)時(shí)鐘信號的輸出負(fù)載基本平衡Digital

Logic

Design

and

Application

(數(shù)字邏輯設(shè)計(jì)及應(yīng)用)8.8 Impediments

to

Synchronous

Design(同步設(shè)計(jì)中的

)Ga