數(shù)字邏輯復(fù)習(xí)資料

一、選擇題1．已知邏輯函數(shù)Y=AB+AB+AB，則Y的最簡與或表達(dá)式為（）。a．A；b．A+AB；c．A+B；d．A+B2．如果采用負(fù)邏輯分析，正或門即（）。a．負(fù)與門；b．負(fù)或門；c．或門3．七段顯示譯碼器，當(dāng)譯碼器七個(gè)輸出端狀態(tài)為abcdefg=0011111時(shí)（高點(diǎn)平有效），譯碼器輸入狀態(tài)（8421BCD碼）應(yīng)為（）。a．0011；b．0110；c．0101；d．01004．一個(gè)8選1數(shù)據(jù)選擇器，其選擇控制輸入端的個(gè)數(shù)應(yīng)是（）個(gè)。a．2；b．3；c．4；d．85、屬于組合邏輯電路的部件是（ ） A、編碼器 B、寄存器 C、觸發(fā)器 D、計(jì)數(shù)器6、下面邏輯式中，不正確的是(c)。8、Mealy型時(shí)序電路的輸出（） A、僅決定于電路的現(xiàn)態(tài) B、僅與當(dāng)前外輸入有關(guān) C、既與現(xiàn)態(tài)也與外輸入有關(guān) D、與現(xiàn)態(tài)和外輸入均無關(guān)9、同步時(shí)序電路和異步時(shí)序電路比較，其差異在于后者（ ） A、沒有穩(wěn)定狀態(tài) B、沒有統(tǒng)一的時(shí)鐘脈沖控制 C、沒有觸發(fā)器 D、輸出只與內(nèi)部狀態(tài)有關(guān)10、JK觸發(fā)器Q端在CP作用下實(shí)現(xiàn)1轉(zhuǎn)換為0，對輸入信號JK的要求為（） A、1X B、X0 C、00 D、X111、下列觸發(fā)器，沒有約束條件的是（ ） A、基本RS觸發(fā)器 B、同步RS觸發(fā)器 C、主從RS觸發(fā)器 D、邊沿JK觸發(fā)器12．八進(jìn)制（273）8中，它的第三位數(shù)2的位權(quán)為___B___。A．(128)10B．(64)10C．(256)10D13.已知邏輯表達(dá)式，與它功能相等的函數(shù)表達(dá)式_B_。（卡諾圖）A．B． C． D．14．連續(xù)異或1985個(gè)1的結(jié)果是_B_。A．0B．1C．不確定15.與邏輯函數(shù)功能相等的表達(dá)式為_C_。 A． B．C．D．16.如圖所示電路，若輸入CP脈沖的頻率為100KHZ，則輸出Q的頻率為_D_。CPQQDCA．CPQQDCC．100KHzD．50KHz17、某觸發(fā)器的狀態(tài)轉(zhuǎn)換圖如圖所示，該觸發(fā)器應(yīng)是(C)A.J-K觸發(fā)器B.R-S觸發(fā)器C.D觸發(fā)器D.T觸發(fā)器18.對于VHDL以下幾種說法錯誤的是（A）AVHDL程序中是區(qū)分大小寫的。B一個(gè)完整的VHDL程序總是由庫說明部分、實(shí)體和結(jié)構(gòu)體等三部分構(gòu)成CVHDL程序中的實(shí)體部分是對元件和外部電路之間的接口進(jìn)行的描述，可以看成是定義元件的引腳D結(jié)構(gòu)體是描述元件內(nèi)部的結(jié)構(gòu)和邏輯功能19、在下圖所示電路中，使的電路是（A）。A.eq\o\ac(○,1)B.eq\o\ac(○,2)C.eq\o\ac(○,3)D.eq\o\ac(○,4)20、在某些情況下，使組合邏輯電路產(chǎn)生了競爭與冒險(xiǎn)，這是由于信號的（A）B？超前一點(diǎn)沒所謂，因?yàn)樾盘柺怯幸欢〞r(shí)間的，所以超前后，在時(shí)鐘沿到達(dá)時(shí)，還是該信號A.延遲B.超前C.突變D.放大21．十進(jìn)制數(shù)25用8421BCD碼表示為。A.11001B.00100101C.100101D.22.當(dāng)邏輯函數(shù)有n個(gè)變量時(shí)，共有D個(gè)變量取值組合？A.nB.2nC.n2D.2n23．在何種輸入情況下，“與非”運(yùn)算的結(jié)果是邏輯0。DA．全部輸入是0B.任一輸入是0C.僅一輸入是0D.24、二輸入與非門當(dāng)輸入變化為(A)時(shí)，輸出可能有競爭冒險(xiǎn)。A.01→10B.00→10C.10→11D.11→01255．已知74LS138譯碼器的輸入三個(gè)使能端（E1=1，E2A=E2B=0）時(shí)，地址碼A2A1A0=011，則輸出Y7～Y0A.11111101B.10111111C.1111011126．引起組合邏輯電路中竟?fàn)幣c冒險(xiǎn)的原因是（C）A.邏輯關(guān)系錯；B.干擾信號；C.電路延時(shí)；D.電源不穩(wěn)定。27．同步計(jì)數(shù)器和異步計(jì)數(shù)器比較，同步計(jì)數(shù)器的最顯著優(yōu)點(diǎn)是（A）A.工作速度高B.觸發(fā)器利用率高C.電路簡單D.不受時(shí)鐘CP控制28.計(jì)算機(jī)鍵盤上有101個(gè)鍵，若用二進(jìn)制代碼進(jìn)行編碼，至少應(yīng)為（）位。A、6 B、7 C、8 D、51二、是非題1、邏輯變量的取值，１比０大。（×）2、因?yàn)檫壿嫳磉_(dá)式A+B+AB=A+B成立，所以AB=0成立。（×）3.約束項(xiàng)就是邏輯函數(shù)中不允許出現(xiàn)的變量取值組合，用卡諾圖化簡時(shí)，可將約束項(xiàng)當(dāng)作1，也可當(dāng)作0。（√）4、只要是電路功能正確，就不會有競爭-冒險(xiǎn)現(xiàn)象。（×）5、移位寄存不具有串并行轉(zhuǎn)換的功能。（×）串并、并串、串串、并并都有6、由邏輯門構(gòu)成的電路一定是組合邏輯電路。（×）7、邊沿JK觸發(fā)器輸出由0變?yōu)?，其對J、K的要求必須分別是1、0。（×）8、真值表、函數(shù)式、邏輯圖、卡諾圖和時(shí)序圖，它們各具有特點(diǎn)又相互關(guān)聯(lián)。（√）9、有冒險(xiǎn)必然存在競爭，有競爭就一定引起冒險(xiǎn)。（×）競爭:在組合電路中,信號經(jīng)由不同的途徑達(dá)到某一會合點(diǎn)的時(shí)間有先有后,這種現(xiàn)象稱為競爭。

冒險(xiǎn):由于競爭而引起電路輸出發(fā)生瞬間錯誤現(xiàn)象稱為冒險(xiǎn)。有競爭不一定有冒險(xiǎn),但出現(xiàn)了冒險(xiǎn)就一定存在競爭。10、時(shí)序邏輯電路的特點(diǎn)是：電路任一時(shí)刻的輸出狀態(tài)與同一時(shí)刻的輸入信號有關(guān)，與原有狀態(tài)沒有任何的聯(lián)系（×）11、FPGA是現(xiàn)場可編程門陣列，屬于低密度可編程器件。（×）高密12、時(shí)序電路無記憶功能，組合邏輯電路有記憶功能。（×）13、在普通編碼器中，任何時(shí)刻都只允許輸入二個(gè)編碼信號，否則輸出將發(fā)生混亂。（×）一個(gè)14、基本的RS觸發(fā)器是由二個(gè)與非門組成。（√）15、邏輯電路如下圖所示，只有當(dāng)A=0，B=0時(shí)Y=0才成立。（√）16．若兩個(gè)函數(shù)具有不同的邏輯函數(shù)式，則兩個(gè)邏輯函數(shù)必然不相等。（×）17．三態(tài)門的三種狀態(tài)分別為：高電平、低電平、不高不低的電壓。（×）18.D觸發(fā)器的特性方程為Qn+1=D，與Qn無關(guān)，所以它沒有記憶功能。（×）19.編碼與譯碼是互逆的過程。（√）20.同步時(shí)序電路具有統(tǒng)一的時(shí)鐘CP控制。（√）21、時(shí)序邏輯電路在某一時(shí)刻的輸出狀態(tài)與該時(shí)刻之前的輸入信號無關(guān)。（×）22、用數(shù)據(jù)選擇器可實(shí)現(xiàn)時(shí)序邏輯電路。（×）23、16位輸入的二進(jìn)制編碼器，其輸出端有4位。（√）24、時(shí)序電路不含有記憶功能的器件。（×）三、填空題1、BCD余3碼100001011001對應(yīng)的十進(jìn)制數(shù)，轉(zhuǎn)換成二進(jìn)制數(shù)是，表示成BCD8421碼是。2、數(shù)字邏輯電路可分為和兩大類。3、一個(gè)邏輯函數(shù)，如果有n個(gè)變量，則有個(gè)最大項(xiàng)，兩個(gè)不同最大項(xiàng)之和為。4、三態(tài)門的三種輸出狀態(tài)是0、1和。5．將2004個(gè)“1”異或起來得到的結(jié)果是（0）。6．GAL器件的全稱是通用陣列邏輯，與PAL相比，它的輸出電路是通過編程設(shè)定其E2CMOS的工作模式來實(shí)現(xiàn)的，而且由于采用了輸出邏輯宏單元的工藝結(jié)構(gòu)，可以重復(fù)編程，使用更為方便靈活。7.N個(gè)輸入端的二進(jìn)制譯碼器，共有_______個(gè)輸出端。對于每一組輸入代碼，有____1____個(gè)輸出端是有效電平。8.給36個(gè)字符編碼，至少需要____6__位二進(jìn)制數(shù)。9.存儲12位二進(jìn)制信息需要___12_個(gè)觸發(fā)器。10.按邏輯功能分類，觸發(fā)器可分為__RS___、__D__、__JK__、_T_等四種類型。11.對于D觸發(fā)器，若現(xiàn)態(tài)Qn=0，要使次態(tài)Qn+1=0,則輸入D=__0_____。12．一個(gè)JK觸發(fā)器有2個(gè)穩(wěn)態(tài)，它可存儲1位二進(jìn)制數(shù)。13．N個(gè)觸發(fā)器組成的計(jì)數(shù)器最多可以組成2n進(jìn)制的計(jì)數(shù)器。14．基本RS觸發(fā)器的約束條件是R.S=0。15．對于JK觸發(fā)器，若，則可完成T觸發(fā)器的邏輯功能；若，則可完成D觸發(fā)器的邏輯功能。16、時(shí)序邏輯電路在某一時(shí)刻的狀態(tài)不僅取決于這一時(shí)刻的輸入狀態(tài)，還與電路過去的狀態(tài)有關(guān)。17、觸發(fā)器有2個(gè)穩(wěn)態(tài)，存儲8位二進(jìn)制信息要8個(gè)觸發(fā)器。1.

有一數(shù)碼10010011，作為自然二進(jìn)制數(shù)時(shí)，它相當(dāng)于十進(jìn)制數(shù)（147），作為8421BCD碼時(shí)，它相當(dāng)于十進(jìn)制數(shù)（93）。四．綜合題1、要求用與非門設(shè)計(jì)一個(gè)三人表決用的組合邏輯電路圖，只要有2票或3票同意，表決就通過（要求有真值表等）。2、求的最簡與或式。解：這種類型的題目，一般首先對是非號下的表達(dá)式化簡，然后對整個(gè)表達(dá)式化簡。故：3、用卡諾圖法求的最簡與或式。解：的卡諾圖及卡諾圈畫法如圖1.1所示所得最簡與或式為注意：卡諾圖左上角的變量分布根據(jù)不同的習(xí)慣有不同的寫法，如另一種寫法為CD/AB，對于這種寫法，卡諾圖中填1的方格也要相應(yīng)改變?yōu)槿鐖D1.2所示。圖1.1的卡諾圖圖1.2的另一種卡諾圖4、分析下圖電路，2線—4線譯碼器的功能表達(dá)式見式。（1）寫出輸出F的表達(dá)式；（2）填表電路輸出符號中沒有求反符號，故高電平使能；電路輸出符號中沒有求反符號，故高電平使能（3）說明圖電路的功能。Y0=A1A0，Y1=A1A0，Y2=A1A0，Y3=A1A0A1A0F00011011表表圖5、分析圖所示電路的邏輯功能，檢查電路能否自啟動。解：（1）方程式時(shí)鐘方程：驅(qū)動方程（端口間關(guān)系方程）：邏輯電路圖邏輯電路圖狀態(tài)方程（當(dāng)前狀態(tài)與下一狀態(tài)間關(guān)系方程）：狀態(tài)轉(zhuǎn)換表狀態(tài)轉(zhuǎn)換真值表CPQ2nQ1nQ0nQ2n+1Q1n+1Q0n+110001002100010301000140010001111110211010131011001011010(3)畫出狀態(tài)轉(zhuǎn)換圖Q2Q1Q0000100101110111001010011邏輯電路的狀態(tài)轉(zhuǎn)換圖（4）檢查自啟動。經(jīng)查，電路有111、110、101、011四個(gè)無效狀態(tài)如圖所示，電路能夠啟動。（5）時(shí)序圖5432154321CPQ1Q2Q3邏輯電路的時(shí)序圖（6）功能說明：邏輯電路是一個(gè)同步四進(jìn)制計(jì)數(shù)器。6、分析所示電路，寫出Z1、Z2的邏輯表達(dá)式，列出真值表，說明電路的邏輯功能。7、3-8譯碼器74LS138邏輯符號如圖所示，S1、、為使能控制端。試用兩片74LS138構(gòu)成一個(gè)4-16譯碼器。要求畫出連接圖說明設(shè)計(jì)方案。AA2AS1S2S374LS138Y7Y6Y5Y4Y3Y2Y1Y0 YY15Y8Y7Y01A3A2A1A07413874138解:8、“1

1

1”序列檢測器。第1步，畫出原始狀態(tài)圖和狀態(tài)表。（輸入相同時(shí)，若輸出相同，則兩個(gè)狀態(tài)等效）根據(jù)要求，設(shè)計(jì)的序列檢測器有一個(gè)外部輸入x和一個(gè)外部輸出Z。輸入和輸出的邏輯關(guān)系為：當(dāng)外部輸入x第一個(gè)為“1”，外部輸出Z為“0”；當(dāng)外部輸入x第二個(gè)為“1”，外部輸出Z為“0”；當(dāng)外部輸入x第三個(gè)為“1”，外部輸出Z才為“1”。假定有一個(gè)外部輸入x序列以及外部輸出Z為:輸入x：0101110111101輸出Z：0000010001100要判別序列檢測器是否連續(xù)接收了“111”，電路必須用不同的狀態(tài)記載外部輸入x的值。假設(shè)電路的初始狀態(tài)為A，x輸入第一個(gè)“1”，檢測器狀態(tài)由A裝換到B，用狀態(tài)B記載檢測器接受了111序列的第一個(gè)“1”，這時(shí)外部輸出Z=0；x輸入第二個(gè)“1”，檢測器狀態(tài)由B裝換到C，用狀態(tài)C記載檢測器接受了111序列的第二個(gè)“1”，外部輸出Z=0；x輸入第三個(gè)“1”，檢測器狀態(tài)由C裝換到D，外部輸出Z=1。然后再根據(jù)外部輸入及其他情況時(shí)的狀態(tài)轉(zhuǎn)移，寫出相應(yīng)的輸出。以上分析了序列檢測器工作，由此可畫出圖1所示的原始狀態(tài)圖。根據(jù)原始狀態(tài)圖可列出原始狀態(tài)表，如表所示。第2步，狀態(tài)簡化。表7-2所示的原始狀態(tài)表是完全確定狀態(tài)表。根據(jù)表7-2作隱含表，如圖7-3所示。通過對原始狀態(tài)表中各個(gè)狀態(tài)所對應(yīng)的輸出和狀態(tài)轉(zhuǎn)移情況分析，可以找到最大等效類（A）,（B）,（C,D）。并以A代替最大等效類（A），以B代替最大等效類（B），以C代替最大等效類（C,D），得到最小化狀態(tài)表如表7-4所示。第3步，狀態(tài)編碼。表7-4共有3個(gè)狀態(tài)，所以需要用兩位二進(jìn)制代碼來表示。設(shè)狀態(tài)變量為y2和y1。根據(jù)狀態(tài)編碼的基本原則，可以確定狀態(tài)A和B，A和C應(yīng)該分配相鄰代碼。狀態(tài)編碼方案如圖7-5所示。狀態(tài)A的編碼為“00”，狀態(tài)B的編碼為“01”，狀態(tài)C的編碼為“10”.將各狀態(tài)的編碼帶入表7-4，得到表7-6所示的二進(jìn)制狀態(tài)表。第4步，列出激勵函數(shù)和輸入函數(shù)表達(dá)式。根據(jù)表7-6所示的狀態(tài)表和D觸發(fā)器的激勵表，可列出激勵函數(shù)和輸出函數(shù)的真值表，如表7-7所示。由真值表可畫出激勵函數(shù)和輸出函數(shù)的卡諾圖，如圖7-8所示。第5步，畫出邏輯電路圖。根據(jù)所求得的激勵函數(shù)和輸出函數(shù)表達(dá)式，畫出如圖7-9所示的時(shí)序邏輯電路圖。簡述VHDL設(shè)計(jì)實(shí)體的結(jié)構(gòu)。答：實(shí)體由實(shí)體名、類型表、端口表、實(shí)體說明部分和實(shí)體語句部分組成。根據(jù)IEEE標(biāo)準(zhǔn)，實(shí)體組織的一般格式為：ENTITY實(shí)體名IS[GENERIC(類型表)；]--可選項(xiàng)[PORT(端口表)；]--必需項(xiàng)實(shí)體說明部分；--可選項(xiàng)[BEGIN實(shí)體語句部分；]END[ENTITY][實(shí)體名]；分別用結(jié)構(gòu)體的3種描述法設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。答：用行為描述方法設(shè)計(jì)一個(gè)4位計(jì)數(shù)器如下，其它描述方法，讀者可自行設(shè)計(jì)。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;useieee.std_logic_unsigned.all;ENTITYcountAISPORT(clk,clr,en:INSTD_LOGIC;Qa,qb,qc,qd:OUTSTD_LOGIC);ENDcountA;ARCHITECTUREexampleOFcountAISSIGNALcount_4:STD_LOGIC_vector(3DOWNTO0);BEGINQa<=count_4(0);Qb<=count_4(1);Qc<=count_4(2);Qd<=count_4(3);PROCESS(clk,clr)BEGINIF(clr='1')THENCount_4<="0000";ELSIF(clk'EV