可編程邏輯器件基礎

一、可編程邏輯器件基礎大規(guī)?？删幊唐骷夹g一、可編程邏輯器件基礎可編程邏輯器件(PLD)的定義PLD的基本原理與結構PLD的發(fā)展歷程PLD的分類低密度PLD的原理與結構CPLD的原理與結構FPGA的原理與結構FPGA/CPLD器件的配置FPGA/CPLD器件概述1.可編程邏輯器件的定義可編程邏輯器件(PLD,ProgrammableLogicDevice)PLD是廠家作為一種通用型器件生產的半定制電路，用戶利用軟、硬件開發(fā)工具對器件進行設計和編程，通過配置器件內部可編程邏輯單元和可編程連線來實現(xiàn)所需要的邏輯功能。數(shù)字集成電路數(shù)字芯片2.PLD的基本原理與結構（一）任何組合邏輯均可化為“與或”表達式，從而用“與門-或門”的電路來實現(xiàn)任何時序電路可由組合電路加上存儲元件（觸發(fā)器）構成從原理上說“與或”陣列加上寄存器的結構就可以實現(xiàn)任何的數(shù)字邏輯電路PLD器件采用與或陣列加上可靈活配置的互連線實現(xiàn)基本原理2.PLD的基本原理與結構（二）“與陣列”和“或陣列”為主體，實現(xiàn)各種邏輯函數(shù)和邏輯功能輸入緩沖：增強輸入信號的驅動能力；產生輸入信號的原變量和反變量；輸出緩沖：對輸出信號進行處理，能輸出組合邏輯信號和時序邏輯信號。輸出緩沖一般含有三態(tài)門、寄存器單元。PLD的基本結構3.PLD的發(fā)展歷程（一）熔絲編程的PROM和PLA器件（70年代中期）PAL器件

GAL器件Lattice公司（80年代初）EPLD器件80年代中(Altera公司

)CPLD器件EPLD的改進型FPGA器件1985年(Xilinx公司

)內嵌復雜功能模塊的SoPC存儲器做為PLD使用規(guī)模小編程繁瑣設計靈活速度快第1個廣泛應用的PLD輸出邏輯宏單元可重復編程集成度更高設計更靈活3.PLD的發(fā)展歷程（二）PROM(可編程只讀存儲器)EPROM(紫外線可擦除存儲器)E2PROM(電可擦除存儲器)PLA(可編程邏輯陣列）PAL(可編程陣列邏輯)GAL(通用陣列邏輯)CPLD(復雜可編程邏輯器件)FPGA(現(xiàn)場可編程門陣列)4.PLD的分類（一）1）按集成度分一般將GAL22V10（500門~750門）作為簡單PLD和復雜PLD的分水嶺4.PLD的分類（二）簡單PLD(SPLD)也稱低密度PLD(LDPLD)結構簡單，成本低、速度高、設計簡便，但其規(guī)模較小(通常每片只有數(shù)百門)，難于實現(xiàn)復雜的邏輯。按編程部位分類LDPLD分類與陣列或陣列輸出電路可編程類型可編程只讀存儲器PROM固定可編程固定半場可編程可編程邏輯陣列PLA可編程可編程固定全場可編程可編程陣列邏輯PAL可編程固定固定半場可編程通用陣列邏輯GAL可編程固定邏輯宏單元（OLMC）半場可編程4.PLD的分類（三）分類結構形式類型可擦除可編程邏輯器件(EPLD)與或陣列陣列型復雜可編程邏輯器件(CPLD)與或陣列陣列型現(xiàn)場可編程門陣列(FPGA)門陣列單元型復雜PLD也稱高密度PLD(HDPLD)4.PLD的的分分類類（（四四））2））按按照照可可以以編編程程的的次次數(shù)數(shù)分分：：一次次性性編編程程器器件件（（OTP，，OneTimeProgrammable））可多多次次編編程程器器件件OTP類類器器件件的的特特點點是是：：只只允允許許對對器器件件編編程程一一次次，，不不能能修修改改，，而而可可多多次次編編程程器器件件則則允允許許對對器器件件多多次次編編程程，，適適合合于于在在科科研研開開發(fā)發(fā)中中使使用用。。4.PLD的分分類類（（五五））3）按按編編程程元元件件和和編編程程工工藝藝分分類類(1)熔絲絲（（Fuse）(2)反熔熔絲絲（（Antifuse）編編程程元元件件(3)紫外外線線擦擦除除、、電電可可編編程程，，如如EPROM。(4)電擦擦除除、、電電可可編編程程方方式式，，(EEPROM、快快閃閃存存儲儲器器（（FlashMemory））），，如如多多數(shù)數(shù)CPLD(5)靜態(tài)態(tài)存存儲儲器器（（SRAM）結結構構，，如如多多數(shù)數(shù)FPGA非易易失失性性器件件易失失性性器器件件簡單單的的可可編編程程功功能能原碼碼反碼碼輸出出始始終終為為高高電電平平通過過熔熔絲絲連連接接-OTP（一一次次性性可可編編程程））熔絲輸出始終為低電平熔斷熔絲布爾表達式通過過反反熔熔絲絲連連接接-OTP（一一次次性性可可編編程程））基于于熔熔絲絲工工藝藝的的PROM緩沖沖器器與門門或門門基于于EPROM的存存儲儲器器緩沖沖器器與門門或門門未編編程程時時：：晶體體管管有有效效，，導導通通輸出出低低電電平平編程程后后：：晶體體管管失失效效輸出出高高電電平平通過過紫紫外外射射線線可可以以擦出出編編程程狀狀態(tài)態(tài)缺點點：：價價格格昂昂貴貴、、擦擦出出時時間間長長（（長長達達20分鐘））基于EEPROM的存儲儲器緩沖器器與門或門EEPROM單元的的面積積大約約為EPROM單元面面積的的2.5倍電可擦擦除基于閃閃存（（flash）的存存儲器器緩沖器器與門或門在EPROM和EEPROM結構的的基礎礎上發(fā)發(fā)展而而來擦除速度快快整塊擦除或或以字為單單位擦除基于SRAM的存儲器緩沖器與門或門DRAM（動態(tài)存儲儲器）——作為存儲器器使用單元面積小小（單晶體體管-電容對構成成）需要動態(tài)刷刷新SRAM（靜態(tài)存儲儲器）——存儲器與可可編程邏輯輯中均使用用單元面積大大（4-6個晶體管配配制成鎖存存器）斷電后配置置數(shù)據(jù)丟失失可迅速和反反復的編程程（配置））以SRAM為基礎的可可編程單元元可編程技術術小結5.低密度PLD的原理與結結構（一））常見邏輯符符號表示方方法緩沖器與門或門5.低密度度PLD的的原理與結結構（二））SPLD包包括：PROM、PLA、PAL、GAL“與或”陣陣列為基本本結構，通通過編程改改變“與陣陣列”和““或陣列””的內部連連接來實現(xiàn)現(xiàn)不同的邏邏輯功能。。5.低密度PLD的原理與結結構（三））1）PROM的結構與陣列函數(shù)數(shù)驅動可編程的或或陣列函數(shù)數(shù)陣列規(guī)模大大、速度低低，主要作作為存儲器器用5.低密度PLD的原理與結結構（四））與陣列固定定或陣列可編編程5.低密度PLD的原理與結結構（五））用PROM實現(xiàn)簡單的的組合邏輯輯邏輯電路與與真值表5.低密度PLD的原理與結結構（六））已編程的RPOM5.低密度PLD的原理與結結構（六））2）PLA的基本結構構與陣列可編編程或陣列可編編程輸出電路固固定陣列規(guī)模小小，編程復復雜5.低密度PLD的原理與結結構（七））3）PAL的基本結構構與陣列可編編程或陣列固定定輸出電路固固定熔絲編程，，雙極性工工藝，輸出端含宏宏單元（有有觸發(fā)器））速度快，編編程靈活第一個得到到廣泛應用用的PLD5.低密度度PLD的的原理與結結構（八））4）GAL的結構可實現(xiàn)PAL的所有有功能PAL是PROM熔熔絲工藝，，為一次編編程器件，，而GAL是EEPROM工工藝，可重重復編程PAL的輸輸出是固定定的，而GAL用一一個可編程程的輸出邏邏輯宏單元元（OLMC）做為為輸出電路路。GAL比PAL更靈活，，功能更強強，應用更更方便，幾幾乎能替代代所有的PAＬ器件件5.低密度度PLD的的原理與結結構（九））GAL22V10的的結構（局局部）5.低密度度PLD的的原理與結結構（十））GAL22V10的OLMC結構通過S1和S0控制輸出是是低電平有有效還是高高電平有效效、是組合合邏輯輸出出還是寄存存器輸出S1和S0可通過編程程控制6.CPLD的原理理與結構（（一）前面所述PROM、、PLA、、PAL、、GAL器器件都屬于于低密度器器件，而EPLD、、CPLD和FPGA都屬于于高密度器器件。在低低密度器件件中，只有有GAL還還在使用，，主要用在在中、小規(guī)規(guī)模數(shù)字邏邏輯方面?！，F(xiàn)在的可可編程邏輯輯器件以大大規(guī)模、超超大規(guī)模集集成電路工工藝制造的的CPLD、FPGA為主。。6.CPLD的原理理與結構（（二）CPLD是陣列型高高密度可編編程控制器器，其基本本結構形式式和PAL、GAL相似，都都由可編程程的與陣列列、固定的的或陣列和和邏輯宏單單元組成，，但集成規(guī)規(guī)模都比PAL和GAL大得得多?；居扇糠纸M組成：宏功能模模塊I/O控控制塊連線陣列列6.CPLD的的原理與與結構（（三）CPLD的結構構圖6.CPLD的的原理與與結構（（四）⑴宏功功能模塊塊，也稱稱宏單元元每個宏單單元由以以下幾個個功能塊塊組成：：邏輯陣列列（可編編程的與與陣列、、固定的的或陣列列）可編程寄寄存器數(shù)據(jù)選擇擇器異或門、、三態(tài)門門等宏單元可可以被單單獨的配配置為時時序邏輯輯或組合合邏輯工工作方式式。如果每個個宏單元元中的乘乘積項不不夠用時時，還可可以利用用其結構構中的共共享和并并聯(lián)擴展展乘積項項。6.CPLD的的原理與與結構⑴宏功能模模塊6.CPLD的原理與結結構（五）每個I/O可可被獨立的配配置為輸入、、輸出或雙向向擺率控制⑵I/O控控制塊I/O控制塊塊的作用是以以合適的電平平（如TTL，CMOS，ECL，，PECL或或LVDS））把內部信號號驅動到CPLD器件的的外部引腳上上，或將外部部來的信號送送到器件內部部。6.CPLD的原理與結結構⑶連線陣列列將信號從器件件的各個部分分傳遞到器件件的其他部分分信號通過芯片片的延遲時間間可確定6.CPLD的原理與結結構（六）Altera公司MAX7000S器件的內部部結構6.CPLD的原理與結結構（七）Altera公司MAX7000S器件的宏單單元結構6.CPLD的原理與結結構（八）Lattice公司的CPLD器件萬能邏輯塊（（GLB）全局布線區(qū)（（GRP）輸出布線區(qū)（（ORP）輸入/輸出單單元（IOC）7.FPGA的原理與與結構（一））1985年由Xilinx公司首首家推出單元型可編程程邏輯器件，，其內部由許許多獨立的可可編程邏輯模模塊組成，用用戶可以通過過編程將這些些模塊連接成成所需要的數(shù)數(shù)字系統(tǒng)。主要的FPGA/CPLD廠商：XilinxAlteraLatticeActel（（已被MicroSemi收購）7.FPGA的原理與結構構（二）優(yōu)點：密度高、編程程速度快、設設計靈活和可可再配置等工作特點點：功能由邏邏輯結構構的配置置數(shù)據(jù)決決定；工作時配配置數(shù)據(jù)據(jù)存放在在片內的的SRAM上；工作前需需要從芯芯片外部部加載配配置數(shù)據(jù)據(jù)；配置數(shù)數(shù)據(jù)存存儲在在片外外的EPROM、E2PROM等設備備中；；可以控控制加加載過過程，，在現(xiàn)現(xiàn)場修修改器器件的的邏輯輯功能能，即即所謂謂現(xiàn)場場編程程。7.FPGA的原原理與與結構構（三三）FPGA的的基本本結構構：可編程程邏輯輯模塊塊CLB輸入／／輸出出模塊塊IOB互連資資源IR7.FPGA的原理理與結結構（（四））FPGA的基本結構構（以Xilinx公司的為例例）7.FPGA的原原理與結構構（五）⑴可編程程邏輯模塊塊CLBFPGA的基本結構構單元可以實現(xiàn)邏邏輯函數(shù)可以配置成成RAM函數(shù)發(fā)生器器、數(shù)據(jù)選選擇器、觸觸發(fā)器和信信號變換電電路等組成成XC4000器件件的的CLB結結構構7.FPGA的的原原理理與與結結構構（（六六））查找找表表（（Look-Up-Table)的原原理理與與結結構構查找找表表（（Look-Up-Table)簡稱稱為為LUTLUT本質質上上就就是是一一個個RAM，所所以以每每一一個個LUT可以以看看成成一一個個有有4位地地址址線線的的16x1的RAM。目前前FPGA中多多使使用用4輸入入的的LUT7.FPGA的原原理理與與結結構構（（七七））7.FPGA的的原原理理與與結結構構（（八八））4輸入入與與門門實際邏輯電路LUT的實現(xiàn)方式a,b,c,d輸入邏輯輸出地址RAM中存儲的內容00000000000001000010....0...01111111111⑵可可編編程程輸輸入入／／輸輸出出模模塊塊(IOB)提供供了了器器件件引引腳腳和和內內部部邏邏輯輯陣陣列列的的接接口口電電路路。。每每一一個個IOB控控制制一一個個引引腳腳(除除電電源源線線和和地地線線引引腳腳外外)，，將將它它們們可可定定義義為為輸輸入入、、輸輸出出或或者者雙雙向向傳傳輸輸信信號號端端。。7.FPGA的的原原理理與與結結構構（（九九））7.FPGA的的原原理理與與結結構構（（十十））⑶可編程互互連資源(IR)包括各種長度度的連線線段段和一些可編編程連接開關關。連線通路的數(shù)數(shù)量與器件內內部陣列的規(guī)規(guī)模有關，陣陣列規(guī)模越大大，連線數(shù)量量越多?；ミB線按相對對長度分為單單線、雙線和和長線三種。。Altera公司Cyclone器件的LE結結構（普通模模式）7.FPGA的原理與與結構（十一一）FPGA與CPLD的區(qū)區(qū)別（一）①CPLD更適適合完完成各各種算算法和和組合合邏輯輯,FPGA更更適合合于完完成時時序邏邏輯。。換句句話說說,FPGA更更適合合于觸觸發(fā)器器豐富富的結結構,而CPLD更更適合合于觸觸發(fā)器器有限限而乘乘積項項豐富富的結結構。。②CPLD的連連續(xù)式式布線線結構構決定定了它它的時時序延延遲是是均勻勻的和和可預預測的的,而而FPGA的分分段式式布線線結構構決定定了其其延遲遲的不不可預預測性性。③FPGA的集成度度比CPLD高,具具有更復雜雜的布線結結構和邏輯輯實現(xiàn)。FPGA與與CPLD的區(qū)別（（二）④在編程方方式上,CPLD主主要是基于于E2PROM或FLASH存儲器編編程,編程程次數(shù)可達達1萬次,優(yōu)點是系系統(tǒng)斷電時時編程信息息也不丟失失。FPGA大部分分是基于SRAM編編程,編程程信息在系系統(tǒng)斷電時時丟失,每每次上電時時,需從器器件外部將將編程數(shù)據(jù)據(jù)重新寫入入SRAM中。其優(yōu)優(yōu)點是可以以編程任意意次,可在在工作中快快速編程,從而實現(xiàn)現(xiàn)板級和系系統(tǒng)級的動動態(tài)配置。。⑤⑤CPLD保密性好好,FPGA保密性性差。⑥⑥一般般情況下,CPLD的功耗要要比FPGA大,且且集成度越越高越明顯顯。FPGA與與CPLD的區(qū)別（（三）FPGA基于SRAM的架構，集集成度高，以以LE（包括括查找表、觸觸發(fā)器及其他他）為基本單單元，有內嵌嵌Memory、DSP等，支持IO標準豐富富。具有易失失性，需要有有上電加載過過程。在實現(xiàn)現(xiàn)復雜算法、、隊列調度、、數(shù)據(jù)處理、、高性能設計計、大容量緩緩存設計等領領域中有廣泛泛應用，如AlteraStratix系列列。CPLD基于于EEPROM工藝，集集成度低，以以MicroCell（（包括組合部部分與寄存器器）為基本單單元。具有非非易失性，可可以重復寫入入。在粘合邏邏輯、地址譯譯碼、簡單控控制、FPGA加載等設設計中有廣泛泛應用，如AlteraMAX3000A系系列。FPGA與CPLD的區(qū)區(qū)別（四）盡管FPGA和CPLD在硬件結構構上有一定的的差異，但是是對用戶而言言，F(xiàn)PGA和CPLD的設計流程程是相似的，，使用EDA軟件的設計計方法也沒有有太大的差別別。設計時，，需根據(jù)所選選器件型號充充分發(fā)揮器件件的特性就可可以了。8.FPGA/CPLD器件件的配配置（（一））未編程程前先先焊接接安裝裝減少對對器件件的觸觸摸和和損傷傷不計較較器件件的封封裝形形式系統(tǒng)內內編程程--ISP樣機制制造方方便支持生生產和和測試試流程程中的的修改改在系統(tǒng)統(tǒng)現(xiàn)場場重編編程修修改允許現(xiàn)現(xiàn)場硬硬件升升級迅速方方便地地提升升功能能ISP功能提提高設設計和和應用用的靈靈活性性下載接接口引引腳信信號名名稱引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS---TDIGNDUSB-Blaster下載電