第9章時序電路(半導體集成電路共14章)講解課件

半導體集成電路學校：西安理工大學院系：自動化學院電子工程系專業(yè)：電子、微電時間：秋季學期2022/12/201半導體學校：西安理工大學2022/12/181第9章時序電路（觸發(fā)器）2022/12/202第9章時序電路（觸發(fā)器）2022/12/182內容提要引言鎖存器靜態(tài)鎖存器動態(tài)鎖存器寄存器施密特觸發(fā)器2022/12/203內容提要引言2022/12/183組合邏輯OutputsInputs一、引言輸出直接與輸入的某種邏輯組合相關邏輯電路OutputsInputs輸出不僅與當前輸入，而且與前一個輸出相關存儲元件2022/12/204電子工程系余寧梅組合邏輯OutputsInputs一、引言輸出直接與輸入對組合邏輯電路組合邏輯對時序邏輯電路時序邏輯保持無條件反映輸入信號的變化有條件反映輸入信號的變化2022/12/205對組合邏輯電路組合邏輯對時序邏輯電路時序邏輯保持無條件反映輸邏輯運算OutputsInputs數(shù)據(jù)保持電路時序邏輯電路的構成數(shù)據(jù)保持電路實現(xiàn)邏輯運算Inputs數(shù)據(jù)保持電路ClkOutput2022/12/206邏輯運算OutputsInputs數(shù)據(jù)保持電路時序邏輯電路的011001×1×數(shù)據(jù)保持機理靜態(tài)保持動態(tài)保持11×2022/12/207011001×1×數(shù)據(jù)保持機理靜態(tài)保持動態(tài)保持11×2022時序邏輯電路的基本單元鎖存器

當時鐘信號為高（或低）時傳輸數(shù)據(jù)。其他時間保持數(shù)據(jù)DClkQDClkQ寄存器

時鐘上升沿或下降沿到來時傳輸數(shù)據(jù)。其他情況保持數(shù)據(jù)ClkClkDDQQ2022/12/208時序邏輯電路的基本單元鎖存器DClkQDClkQ寄存器Clk電平靈敏（LevelSensitive）,不是邊沿觸發(fā)可以是正電平靈敏或負電平靈敏，當時鐘為高電平（或低電平）時，輸入的任何變化經(jīng)過一段延遲就會反映在輸出端上二、鎖存器（Latch）2022/12/209電平靈敏（LevelSensitive）,不是邊沿觸發(fā)2022/12/20102022/12/18101.靜態(tài)鎖存器基于或非門的SR（set-reset）鎖存器(1)SR鎖存器2022/12/20111.靜態(tài)鎖存器基于或非門的SR（set-reset）鎖存npnRpnpnSp基于或非門的SR（set-reset）鎖存器版圖見P156QQ2022/12/2012npnRpnpnSp基于或非門的SR（set-reset）基于與非門的SR（set-reset）鎖存器SRQQ00111010010111QQ2022/12/2013基于與非門的SR（set-reset）鎖存器SRQQ001帶時鐘控制的SR（set-reset）鎖存器SRQQCKSRQQCKCK＝1時SR鎖存器工作，CK＝0時輸出維持電路圖見P158圖8.382022/12/2014帶時鐘控制的SR（set-reset）鎖存器SRQQCKS(2)D鎖存器QQCKDQDCKQQ×0Q11100011DCKQQCK＝1時D鎖存器傳輸數(shù)據(jù)，CK＝0時輸出維持2022/12/2015(2)D鎖存器QQCKDQDCKQQ×0Q111000112.動態(tài)鎖存器C1C2DQCLKC1C2CLKCLKDQC1C2CLKCLKDQQ（1）簡單的動態(tài)鎖存器2022/12/20162.動態(tài)鎖存器C1C2DQCLKC1C2CLKCLKDQC（2）半靜態(tài)鎖存器QQQQ在動態(tài)鎖存中引入靜態(tài)鎖存DCLKCLKQ弱反相器實現(xiàn)（強制寫入）（控制門可僅用NMOS實現(xiàn)）2022/12/2017（2）半靜態(tài)鎖存器QQQQ在動態(tài)鎖存中引入靜態(tài)鎖存DCLKCDCLKCLKQ基于傳輸門MUX的Latch(見書P160)（1）尺寸設計容易（2）晶體管數(shù)目多（時鐘負載因而功耗大）Q2022/12/2018DCLKCLKQ基于傳輸門MUX的Latch(見書P160)基于MUX的Latches負電平鎖存器(當CLK=0時透明傳輸)正負電平鎖存器(當CLK=1時透明傳輸)CLK10DQ0CLK1DQ2022/12/2019基于MUX的Latches負電平鎖存器正負電平鎖存器CLK2022/12/20202022/12/18202022/12/20212022/12/1821DClkQ寄存器（觸發(fā)器）

在時鐘的上升或下降沿鎖存數(shù)據(jù)ClkDQ二、觸發(fā)器（FlipFlop）/寄存器（Register)2022/12/2022DClkQ寄存器（觸發(fā)器）ClkDQ二、觸發(fā)器（Flip1.觸發(fā)器的建立時間（setuptime)、維持時間（holdtime)和延遲時間tC-QClkDQTsetupTsetup：在時鐘沿到來之前數(shù)據(jù)輸入端必須保持穩(wěn)定的時間ClkDQTholdThold：在時鐘沿到來之后數(shù)據(jù)輸入端必須保持穩(wěn)定的時間2022/12/20231.觸發(fā)器的建立時間（setuptime)、維持時間（hoClkDQtC-Q延遲時間tC-Q：時鐘沿與輸出端之間的延遲（clocktoQ）。2022/12/2024ClkDQtC-Q延遲時間tC-Q：時鐘沿與輸出端之間的延遲2.觸發(fā)器電路：正負電平靈敏的兩個Latch

構成主從（Master-Slave）邊沿觸發(fā)器時鐘為高電平時，主Latch維持，QM值保持不變，輸出值Q等于時鐘上升沿前的輸入D的值，效果等同于“正沿觸發(fā)”2022/12/20252.觸發(fā)器電路：正負電平靈敏的兩個Latch

構成主從（MaQDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclkmastertransparentslaveholdmasterholdslavetransparent正負電平靈敏的兩個Latch

構成主從（Master-Slave）邊沿觸發(fā)器2022/12/2026QDclkQMI1I2I3I4I5I6T2T1T3T4Mas在時鐘信號到來之前輸入信號必須穩(wěn)定的時間建立（set-up)時間:tsetuptsetup-0.500.511.522.5300.20.40.60.81CLKDQM2022/12/2027在時鐘信號到來之前輸入信號必須穩(wěn)定的時間建立（set-up)傳輸門主從（Master-Slave）邊沿觸發(fā)寄存器的建立時間tsutpd-I1tpd-T1tpd-I3tpd-I2∑tsetup=3*tpd_inv+tpd_t2022/12/2028傳輸門主從（Master-Slave）邊沿觸發(fā)寄存器的建立建立時間仿真VoltsTime(ns)DclkQQMI2outtsetup=0.21ns動作正常！2022/12/2029建立時間仿真VoltsTime(ns)DclkQQMI2VoltsTime(ns)DclkQQMI2outtsetup=0.20ns數(shù)據(jù)傳輸失??！建立時間仿真2022/12/2030VoltsTime(ns)DclkQQMI2outtse在時鐘信號到來后，輸入信號應該保持的時間維持（hold)時間:tholdtholdThold=0QM的值維持D的值，OKThold<0只要QM的值維持D的值，OK2022/12/2031在時鐘信號到來后，輸入信號應該保持的時間維持（hold)時間在時鐘信號到來之后，輸出信號發(fā)生變化所需時間傳輸延遲時間:tc-qVoltstc-q(LH)tc-q(HL)2022/12/2032在時鐘信號到來之后，輸出信號發(fā)生變化所需時間傳輸延遲時間:t傳輸門主從（Master-Slave）邊沿觸發(fā)寄存器的傳輸延遲tc-qtpd-T3tpd-I6∑tc-q=tpd_inv+tpd_t2022/12/2033傳輸門主從（Master-Slave）邊沿觸發(fā)寄存器的傳輸3.時鐘重疊問題CLKCLKAB(a)電路結構XDQCLKCLK!clkclk理想的時鐘!clkclk非理想的時鐘時鐘傾斜（skew)1-1overlap0-0overlap2022/12/20343.時鐘重疊問題CLKCLKAB(a)電路結構XDQCLKDclkX!clk!Q!clkQclkBAP1P2P3P4I1I2I3I4（1）當Clk和!Clk同時為高時，A點同時為D和B點驅動，造成不定狀態(tài)（2）當Clk和!Clk同時為高一段較長時間時，D可以直接穿通經(jīng)過主從觸發(fā)器（3）采用兩相位不重迭時鐘可以解決此問題，但時鐘不重迭部分不能太長以免漏電時間過長引起出錯2022/12/2035DclkX!clk!Q!clkQclkBAP1P2P3P4I4.兩相時鐘Dclk1Xclk2!Qclk2Qclk1BAP1P2P3P4I1I2I3I4clk2clk1mastertransparentslaveholdmasterholdslavetransparent動態(tài)存儲tnon_overlap2022/12/20364.兩相時鐘Dclk1Xclk2!Qclk2Qclk1BAP兩相時鐘發(fā)生器clkclk1clk2ABclkBclk1clk2A2022/12/2037兩相時鐘發(fā)生器clkclk1clk2ABclkBclk1cl5.C2MOSRegisterClockedCMOS動態(tài)寄存器2022/12/20385.C2MOSRegisterClockedCMOS動態(tài)對時鐘重疊不敏感M1DQM4M200VDDXM5M8M6VDD(a)(0-0)overlapM3M1DQM21VDDXM71M5M6VDD(b)(1-1)overlap數(shù)據(jù)D（0）可以傳遞到X（1），但不會傳遞到Q數(shù)據(jù)D（1）可以傳遞到X（0），但不會傳遞到Q（但有維持時間要求）!clkclk2022/12/2039對時鐘重疊不敏感M1DQM4M200VDDXM5M8M6VDDQClkClk’2022/12/2040DQClkClk’2022/12/18406.脈沖觸發(fā)（Pulsed)寄存器優(yōu)點：晶體管數(shù)目少，時鐘負載小缺點：設計驗證復雜常用于高性能處理器中(TSPC)建立時間:0維持時間:脈沖寬度延遲時間:2INV2022/12/20416.脈沖觸發(fā)（Pulsed)寄存器優(yōu)點：晶體管數(shù)目少，時鐘負7.施密特觸發(fā)器電壓傳輸特性曲線VTC類似于磁滯回線對變化緩慢的輸入信號輸出信號能快速響應

2022/12/20427.施密特觸發(fā)器電壓傳輸特性曲線VTC類似于磁滯回線2022一般的反向器tvVM=VDD/2VinVoutVM2022/12/2043一般的反向器tvVM=VDD/2VinVoutVM2022/一般的反向器tvVM=VDD/2VinVoutVM輸出信號從高到低翻轉的邏輯閾值輸出信號從低到高翻轉的邏輯閾值2022/12/2044一般的反向器tvVM=VDD/2VinVoutVM輸出信號從施密特觸發(fā)器tvVM＋VinVoutVM+VM－VM-VM+2022/12/2045施密特觸發(fā)器tvVM＋VinVoutVM+VM－VM-VM+tVINVM+VM-施密特觸發(fā)器tVOUT2022/12/2046tVINVM+VM-施密特觸發(fā)器tVOUT2022/12/1施密特觸發(fā)器可以有效抑制噪聲2022/12/2047施密特觸發(fā)器可以有效抑制噪聲2022/12/1847用施密特觸發(fā)器可以抑制噪聲2022/12/2048用施密特觸發(fā)器可以抑制噪聲2022/12/1848CMOSSchmittTrigger反相器的閾值取決于P管和N管的尺寸之比。Vout為0時，相當于M4與M2并聯(lián)，為1時，相當于M3與M1并聯(lián)，從而相當于改變了兩管尺寸之比。VinM2M1VDDXVoutM4M32022/12/2049CMOSSchmittTrigger反相器的閾值取決于P邏輯閾值與晶體管尺寸的關系1001010.80.911.11.21.31.41.51.61.71.8MV

(V)Wp/Wn0.25um晶體管VDD=2.5vPMOS大NMOS大2022/12/2050邏輯閾值與晶體管尺寸的關系1001010.80.911.11SchmittTriggerVTC2.5VX

(V)VM2VM1Vin

(V)Voltage-transfercharacteristicswithhysteresis.TheeffectofvaryingtheratioofthePMOSdeviceM4.Thewidthisk*0.5m.m2.01.51.00.50.00.00.51.01.52.02.52.5Vx

(V)k

=2k

=3k

=4k

=1Vin

(V)2.01.51.00.50.00.00.51.01.52.02.5VXVinM2M1VDDXVoutM4M30102022/12/2051SchmittTriggerVTC2.5VX(V)VMCMOSSchmittTrigger(2)2022/12/2052CMOSSchmittTrigger(2)2022/1作業(yè)：分析下面的電路工作原理，說明電路的作用2022/12/2053作業(yè)：2022/12/1853半導體集成電路學校：西安理工大學院系：自動化學院電子工程系專業(yè)：電子、微電時間：秋季學期2022/12/2054半導體學校：西安理工大學2022/12/181第9章時序電路（觸發(fā)器）2022/12/2055第9章時序電路（觸發(fā)器）2022/12/182內容提要引言鎖存器靜態(tài)鎖存器動態(tài)鎖存器寄存器施密特觸發(fā)器2022/12/2056內容提要引言2022/12/183組合邏輯OutputsInputs一、引言輸出直接與輸入的某種邏輯組合相關邏輯電路OutputsInputs輸出不僅與當前輸入，而且與前一個輸出相關存儲元件2022/12/2057電子工程系余寧梅組合邏輯OutputsInputs一、引言輸出直接與輸入對組合邏輯電路組合邏輯對時序邏輯電路時序邏輯保持無條件反映輸入信號的變化有條件反映輸入信號的變化2022/12/2058對組合邏輯電路組合邏輯對時序邏輯電路時序邏輯保持無條件反映輸邏輯運算OutputsInputs數(shù)據(jù)保持電路時序邏輯電路的構成數(shù)據(jù)保持電路實現(xiàn)邏輯運算Inputs數(shù)據(jù)保持電路ClkOutput2022/12/2059邏輯運算OutputsInputs數(shù)據(jù)保持電路時序邏輯電路的011001×1×數(shù)據(jù)保持機理靜態(tài)保持動態(tài)保持11×2022/12/2060011001×1×數(shù)據(jù)保持機理靜態(tài)保持動態(tài)保持11×2022時序邏輯電路的基本單元鎖存器

當時鐘信號為高（或低）時傳輸數(shù)據(jù)。其他時間保持數(shù)據(jù)DClkQDClkQ寄存器

時鐘上升沿或下降沿到來時傳輸數(shù)據(jù)。其他情況保持數(shù)據(jù)ClkClkDDQQ2022/12/2061時序邏輯電路的基本單元鎖存器DClkQDClkQ寄存器Clk電平靈敏（LevelSensitive）,不是邊沿觸發(fā)可以是正電平靈敏或負電平靈敏，當時鐘為高電平（或低電平）時，輸入的任何變化經(jīng)過一段延遲就會反映在輸出端上二、鎖存器（Latch）2022/12/2062電平靈敏（LevelSensitive）,不是邊沿觸發(fā)2022/12/20632022/12/18101.靜態(tài)鎖存器基于或非門的SR（set-reset）鎖存器(1)SR鎖存器2022/12/20641.靜態(tài)鎖存器基于或非門的SR（set-reset）鎖存npnRpnpnSp基于或非門的SR（set-reset）鎖存器版圖見P156QQ2022/12/2065npnRpnpnSp基于或非門的SR（set-reset）基于與非門的SR（set-reset）鎖存器SRQQ00111010010111QQ2022/12/2066基于與非門的SR（set-reset）鎖存器SRQQ001帶時鐘控制的SR（set-reset）鎖存器SRQQCKSRQQCKCK＝1時SR鎖存器工作，CK＝0時輸出維持電路圖見P158圖8.382022/12/2067帶時鐘控制的SR（set-reset）鎖存器SRQQCKS(2)D鎖存器QQCKDQDCKQQ×0Q11100011DCKQQCK＝1時D鎖存器傳輸數(shù)據(jù)，CK＝0時輸出維持2022/12/2068(2)D鎖存器QQCKDQDCKQQ×0Q111000112.動態(tài)鎖存器C1C2DQCLKC1C2CLKCLKDQC1C2CLKCLKDQQ（1）簡單的動態(tài)鎖存器2022/12/20692.動態(tài)鎖存器C1C2DQCLKC1C2CLKCLKDQC（2）半靜態(tài)鎖存器QQQQ在動態(tài)鎖存中引入靜態(tài)鎖存DCLKCLKQ弱反相器實現(xiàn)（強制寫入）（控制門可僅用NMOS實現(xiàn)）2022/12/2070（2）半靜態(tài)鎖存器QQQQ在動態(tài)鎖存中引入靜態(tài)鎖存DCLKCDCLKCLKQ基于傳輸門MUX的Latch(見書P160)（1）尺寸設計容易（2）晶體管數(shù)目多（時鐘負載因而功耗大）Q2022/12/2071DCLKCLKQ基于傳輸門MUX的Latch(見書P160)基于MUX的Latches負電平鎖存器(當CLK=0時透明傳輸)正負電平鎖存器(當CLK=1時透明傳輸)CLK10DQ0CLK1DQ2022/12/2072基于MUX的Latches負電平鎖存器正負電平鎖存器CLK2022/12/20732022/12/18202022/12/20742022/12/1821DClkQ寄存器（觸發(fā)器）

在時鐘的上升或下降沿鎖存數(shù)據(jù)ClkDQ二、觸發(fā)器（FlipFlop）/寄存器（Register)2022/12/2075DClkQ寄存器（觸發(fā)器）ClkDQ二、觸發(fā)器（Flip1.觸發(fā)器的建立時間（setuptime)、維持時間（holdtime)和延遲時間tC-QClkDQTsetupTsetup：在時鐘沿到來之前數(shù)據(jù)輸入端必須保持穩(wěn)定的時間ClkDQTholdThold：在時鐘沿到來之后數(shù)據(jù)輸入端必須保持穩(wěn)定的時間2022/12/20761.觸發(fā)器的建立時間（setuptime)、維持時間（hoClkDQtC-Q延遲時間tC-Q：時鐘沿與輸出端之間的延遲（clocktoQ）。2022/12/2077ClkDQtC-Q延遲時間tC-Q：時鐘沿與輸出端之間的延遲2.觸發(fā)器電路：正負電平靈敏的兩個Latch

構成主從（Master-Slave）邊沿觸發(fā)器時鐘為高電平時，主Latch維持，QM值保持不變，輸出值Q等于時鐘上升沿前的輸入D的值，效果等同于“正沿觸發(fā)”2022/12/20782.觸發(fā)器電路：正負電平靈敏的兩個Latch

構成主從（MaQDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclkmastertransparentslaveholdmasterholdslavetransparent正負電平靈敏的兩個Latch

構成主從（Master-Slave）邊沿觸發(fā)器2022/12/2079QDclkQMI1I2I3I4I5I6T2T1T3T4Mas在時鐘信號到來之前輸入信號必須穩(wěn)定的時間建立（set-up)時間:tsetuptsetup-0.500.511.522.5300.20.40.60.81CLKDQM2022/12/2080在時鐘信號到來之前輸入信號必須穩(wěn)定的時間建立（set-up)傳輸門主從（Master-Slave）邊沿觸發(fā)寄存器的建立時間tsutpd-I1tpd-T1tpd-I3tpd-I2∑tsetup=3*tpd_inv+tpd_t2022/12/2081傳輸門主從（Master-Slave）邊沿觸發(fā)寄存器的建立建立時間仿真VoltsTime(ns)DclkQQMI2outtsetup=0.21ns動作正常！2022/12/2082建立時間仿真VoltsTime(ns)DclkQQMI2VoltsTime(ns)DclkQQMI2outtsetup=0.20ns數(shù)據(jù)傳輸失??！建立時間仿真2022/12/2083VoltsTime(ns)DclkQQMI2outtse在時鐘信號到來后，輸入信號應該保持的時間維持（hold)時間:tholdtholdThold=0QM的值維持D的值，OKThold<0只要QM的值維持D的值，OK2022/12/2084在時鐘信號到來后，輸入信號應該保持的時間維持（hold)時間在時鐘信號到來之后，輸出信號發(fā)生變化所需時間傳輸延遲時間:tc-qVoltstc-q(LH)tc-q(HL)2022/12/2085在時鐘信號到來之后，輸出信號發(fā)生變化所需時間傳輸延遲時間:t傳輸門主從（Master-Slave）邊沿觸發(fā)寄存器的傳輸延遲tc-qtpd-T3tpd-I6∑tc-q=tpd_inv+tpd_t2022/12/2086傳輸門主從（Master-Slave）邊沿觸發(fā)寄存器的傳輸3.時鐘重疊問題CLKCLKAB(a)電路結構XDQCLKCLK!clkclk理想的時鐘!clkclk非理想的時鐘時鐘傾斜（skew)1-1overlap0-0overlap2022/12/20873.時鐘重疊問題CLKCLKAB(a)電路結構XDQCLKDclkX!clk!Q!clkQclkBAP1P2P3P4I1I2I3I4（1）當Clk和!Clk同時為高時，A點同時為D和B點驅動，造成不定狀態(tài)（2）當Clk和!Clk同時為高一段較長時間時，D可以直接穿通經(jīng)過主從觸發(fā)器（3）采用兩相位不重迭時鐘可以解決此問題，但時鐘不重迭部分不能太長以免漏電時間過長引起出錯2022/12/2088DclkX!clk!Q!clkQclkBAP1P2P3P4I4.兩相時鐘Dclk1Xclk2!Qclk2Qclk1BAP1P2P3P4I1I2I3I4clk2clk1mastertransparentslaveholdmasterholdslavetransparent動態(tài)存儲tnon_overlap2022/12/20894.兩相時鐘Dclk1Xclk2!Qclk2Qclk1BAP兩相時鐘發(fā)生器clkclk1clk2ABclkBclk1clk2A2022/12/2090兩相時鐘發(fā)生器clkclk1clk2ABclkBclk1cl5.C2MOSRegisterClockedCMOS動態(tài)寄存器2022/12/20915.C2MOSRegisterClockedCMOS動態(tài)對時鐘重疊不敏感M1DQM4M200VDDXM5M8M6VDD(a)(0-0)overlapM3M1DQM21VDDXM71M5M6VDD(b)(1-1)overlap數(shù)據(jù)D（0）可以傳遞到X（1），但不會傳遞到Q數(shù)據(jù)D（1）可以傳遞到X（0），但不會傳遞到Q（但有維持時間要求）!clkclk2022/12/2092對時鐘重疊不敏感M1DQM4M200VDDXM5M8M6VDDQClkClk’2022/12/2093DQClkClk’2022/12/18406.脈沖觸發(fā)（Pulsed)寄存器優(yōu)點：晶體管數(shù)目少，時鐘負載小缺點：設計驗證復雜常用于高性能處理器中(TSPC)建立時間:0維持時間:脈沖寬度延遲時間:2INV2022/12/20946.脈沖觸發(fā)（Pulsed)寄存器優(yōu)點：晶體管數(shù)目少，時鐘負7.施密特觸發(fā)器電壓傳輸特性曲線VTC類似于磁滯回線對變化緩慢的輸入信號輸出信號能快速響應

2022/12/20957.施密特觸發(fā)器電壓傳輸特性曲線VTC類似于磁滯回線2022一般的反向器tvVM=VDD/2VinVoutVM2022/12/2096一般的反向器tvVM=VDD/2