十進(jìn)制計(jì)數(shù)器設(shè)計(jì)

十進(jìn)制計(jì)數(shù)器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模菏煜uartusII的Verilog文本設(shè)計(jì)流程全過程，學(xué)習(xí)十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)、仿真，掌握計(jì)數(shù)器的工作原理。二、實(shí)驗(yàn)原理：計(jì)數(shù)器屬于時(shí)序電路的范疇，其應(yīng)用十分普遍。該程序設(shè)計(jì)是要實(shí)現(xiàn)帶有異步復(fù)位、同步計(jì)數(shù)使能和可預(yù)置型的十進(jìn)制計(jì)數(shù)器。該計(jì)數(shù)器具有 5個(gè)輸入端口（CLK、RST、EN、LOAD、DATA）。CLK輸入時(shí)鐘信號(hào)；RST起異步復(fù)位作用，RST=0,復(fù)位；EN是時(shí)鐘使能，EN=1,允許加載或計(jì)數(shù)；LOAD是數(shù)據(jù)加載控制，LOAD=0,向內(nèi)部寄存器加載數(shù)據(jù)；DATA是4位并行加載的數(shù)據(jù)。有兩個(gè)輸出端口（DOUT和COUT）。DOUT的位寬為4,輸出計(jì)數(shù)值，從。到9;COUT是輸出進(jìn)位標(biāo)志，位寬為1,每當(dāng)DOUT為9時(shí)輸出一個(gè)高電平脈沖。 RST在任意時(shí)刻有效時(shí)，如CLK非上升沿時(shí)，計(jì)數(shù)也能即刻清 0;當(dāng)EN=1,且在時(shí)鐘CLK的上升沿時(shí)刻LOAD=0,4位輸入數(shù)據(jù)DATA被加載，但如果此時(shí)時(shí)鐘沒有上升沿，盡管出現(xiàn)了加載信號(hào)LOAD=0,依然未出現(xiàn)加載情況；當(dāng)EN=1,RST=1,LOAD=1時(shí)，計(jì)數(shù)正常進(jìn)行，在計(jì)數(shù)數(shù)據(jù)等于 9時(shí)進(jìn)行輸出高電平。三、實(shí)驗(yàn)任務(wù)：在QuartusII上將設(shè)計(jì)好的程序進(jìn)行編輯、編譯、綜合、適配、仿真，從時(shí)序仿真圖中學(xué)習(xí)計(jì)數(shù)器工作原理，了解計(jì)數(shù)器的運(yùn)行情況及時(shí)鐘輸入至計(jì)數(shù)器數(shù)據(jù)輸出的延時(shí)情況。四、實(shí)驗(yàn)步驟：（一）、建立工作庫文件和編輯設(shè)計(jì)文件任何一項(xiàng)設(shè)計(jì)都是一項(xiàng) Project（工程），而把一個(gè)工程下的所有文件放在一個(gè)文件夾內(nèi)是一個(gè)非常好的習(xí)慣，以便于我們整理，利用和提取不同工程下的文件，而此文件夾將被EDA軟件默認(rèn)為WorkLibrary（工作庫），所以第一步先根據(jù)自己的習(xí)慣，建立個(gè)新的文件夾。（1）新建文件夾：在盤建立并保存工程，將文件夾取名 Jishuqi。（2）輸入源程序：打開QuartusII,選擇菜單FileNewDesignFilesVerilogHDLFileOK（如圖1所示）。,加電理但,衛(wèi)|所AHDLFfa01『*崎€叼1#|■:F4*EDFFfaSlfFihtehFwFiiHDtFile1曰復(fù)皿口拈MJUFfeWLftertbadrFavTbillRta用曲叫1gnri-*0”口世?曲忱「七■口―idFl,)■打dk弓可用hiILogcli%W1蘆人自DfivFlax加械FdW1rWEIS4守舊MF出ChfltlClVEEl4lIIfhTeMFlip _圖1在空白處工作框處輸入任務(wù)要求中的代碼，代碼如下：moduleCNT10(CLK,RST,EN,LOAD,COUT,DOUT,DATA);inputCLK,EN,RST,LOAD;input[3:0]DATA;output[3:0]DOUT;outputCOUT;

reg[3:0]Q1;regCOUT;assignDOUT=Q1;always@(posedgeCLKornegedgeRST)beginif(!RST)Q1<=0;elseif(EN)beginif(!LOAD)Q1<=DATA;elseif(Q1<9)Q1<=Q1+1;elseQ1<=4'b0000;endendalways@(Q1)if(Q1==4'h9)COUT=1'b1;else COUT=1'b0;endmodule(3)保存文件：選擇FileSaveas,選擇保存路徑，即岡U才新建文件夾 Jishuqi,文件名應(yīng)與實(shí)體名保持一致，即CNT10，點(diǎn)擊保存后會(huì)跳出"Doyouwanttocreateanewprojectwiththisfile?選擇是"，則進(jìn)入如下界面，如圖2所示。Wizard:InUoducliicin[heflewF^u|pul jaijcira:- andpielmna-^piqEriielhntp.mJuidhgIbe-fuWgPr3i?aimn5d曲ectmyNara-川thetapk-idrictigrFtapziliJdndlh-aiic;丁匍diB3同修drdlIp-'ilwEDAisolsKiras'丫口山■「“'曰鋌上(：詞「11|5人on(runinoi>n^：IiindRrecfciiTrjlundfiqed'i'MjptellrqimlhtbeS-ln^enmm-and i口itzme-ujYou匚anmethevainui:AgridKtheSrit?ngsdiahoghnK3addfunctiDHdflj>Id^ibpn^JIDon'tJo”隘(hritLi±jL[iori^igi=r”?心|itot)|無一熱電消圖2點(diǎn)擊Next,進(jìn)入工程設(shè)置”對(duì)話框，第一行表示工程所在的文件夾，第二行為工程名，可以與頂層文件的實(shí)體名保持一致，也可以另取別的名字，第三行為當(dāng)前工程頂層文件的實(shí)體名，如圖3所示。

?wPrcjettWzaid.Drrctory,lNarrtrBTop-LrvdEE。【卜嗎u1I5jWh\isWe叫orhfk]dred:^lorthispioectlTOC\o"1-5"\h\zF：扁皿 e卬卜黑:玲喝白naiTiAorShts由伙；[CM而 ...Whtfi:wnamoor由*單Ie*.'cIdasgnmlblor旃tao■力d?Thi"omtqchoKiMijMardmu$/啕iztly『聞ckithefttiljimmeinIheKtignf卜[CMTIQ 二U鋰E4工『gPioiriciSelling工W-ackHtfcl> |Fs* 歌聲圖3點(diǎn)擊Next,進(jìn)入ADDFILE對(duì)話框，單擊AddAll按鈕，將工程相關(guān)的所有Verilog文件加進(jìn)工程，也可以單擊“Add…選擇性加入，從工程目錄中選出相關(guān)的 Verilog文件，然后點(diǎn)擊Next,當(dāng)先直接建立工程時(shí)，需要自己添加，如圖4所示。圖4(4)選擇目標(biāo)芯片：我們選用的是Cyclonelll系列的EP3c55F484C8,在Family欄選擇芯

片系列CycloneIII,在窗口右邊的三個(gè)下拉列表框選擇過濾條件，分別選擇 Package為FBGA、Pincount為484和Speedgrade為8,點(diǎn)擊Next，如圖5所示。圖5(5)工具設(shè)置：進(jìn)入EDA工具設(shè)置窗口，有三個(gè)選項(xiàng)，分別是選擇輸入的 HDL類型和綜合工具、選擇仿真工具、選擇時(shí)序分析工具，這是除QuartusII自含的所有設(shè)計(jì)工具以外的外加的工具，如果不作選擇的，表示僅選擇 QuartusII自含的所有設(shè)計(jì)工具，本次不需要其他的設(shè)計(jì)工具，可以直接點(diǎn)擊 Next,如圖6所示。jp?-hThti=L?tmk-ri4dkitofibstieDlHi5IIsdbm-wed^fiChe=口日LKiEr此“5聲Mie■淚i(6)結(jié)束設(shè)置：進(jìn)入工程設(shè)置統(tǒng)計(jì)窗口，列出了與此工程相關(guān)的設(shè)置情況，設(shè)置完成，點(diǎn)擊 Finish,如圖7所示。圖7(二)、編譯配置好后就可以進(jìn)行編譯了，點(diǎn)擊 ProcessingStartCompilation命令，啟動(dòng)全程編譯編譯成功后的界面如圖8所示。圖8(三)、時(shí)序仿真(1)打開波形編輯器:FileNewVerification/DebuggingFilesVectorWaveformOK,圖8(三)、時(shí)序仿真(1)打開波形編輯器:FileNewVerification/DebuggingFilesVectorWaveformOK,即出現(xiàn)空白的波形編輯器，如圖9所示。圖9(2)設(shè)置仿真時(shí)間區(qū)域：Edit-->EndTime在Time欄中輸入50,單位選擇"us,"點(diǎn)擊確定并保存波形文件，如圖10所示?？凇itemcianopwro:||_占或打白斗［□支an 司Endnr-p4rriy：np?isignsl圖10

>>OK,如圖11所示。>>OK,如圖11所示。圖11Harrcde二Film.|FlS-1T ClSS睢LhC1 1￡lnr>inM;MIj￡|j,|*IncUxsgBnfcsEW白也N玨蟲力 CjicdNi3dMFmJ i 1Nana」LLX|上沏iTWrfeUnasked11NaneJILNIIIXLR|相沏腥出Jrras：ij?jIIIrtdmnomnUn*ijHdCL「阮gio」JrRJllOCAT^Irirba剛L住LTl.NIIUlAtA]D|Jra?=ijejIr*網(wǎng)1|^CNTIODADVIIIr*DA明2]~mnop打煙Jrta?:ijradIr叫RIFDOHI一田川cd■mim打邛?ijpjnofourrIrC?口mciiniqJr^jigreictroouii]terNnonoinriJimijrrdcdooin口LrgigidtfPJTlOLWJrxigidc?口ciin同L.r*sgr^l?J|.NI1ULjU1[3]Jr^ugrwic1*ENUf族yeJ1dHm】oenJhgijtdIr皿口心1fLhnoLomJr^'igrwiIr*MTUraHign*11z*刖1口肥Thjj必J Ml1r| ■(4)編輯輸入波形:首先進(jìn)行時(shí)鐘窗口設(shè)置：點(diǎn)擊左邊的 正輸入CLK的周期為2.56us,50%的占空比，如圖12所示，設(shè)置EN、RST與LOAD,將它們?cè)O(shè)置為高電平。圖12接著進(jìn)行總線數(shù)據(jù)格式設(shè)置和參數(shù)設(shè)置：點(diǎn)擊輸入數(shù)據(jù)信號(hào) DATA的左邊的+號(hào)，能展開此總線中的所有信號(hào)；如果雙擊此+號(hào)左邊的信號(hào)標(biāo)記，將彈出對(duì)該信號(hào)數(shù)據(jù)格式設(shè)置的 NodeProperties對(duì)話框，在該對(duì)話框的 Radix下拉列表中有四種選擇，這里選擇十進(jìn)制表達(dá)方式。其次輸入波形數(shù)據(jù)：由于DATA是4位待加載的輸入數(shù)據(jù)，需要設(shè)置輸入數(shù)據(jù)。用鼠標(biāo)在所示信號(hào)名DATA的某一數(shù)據(jù)區(qū)拖拉出來一塊藍(lán)色區(qū)域，然后單擊左側(cè)工具欄的 點(diǎn)按鈕,在彈出窗口輸入數(shù)據(jù)如1,繼而在不同區(qū)域設(shè)置不同數(shù)據(jù)。這里為方便觀察，輸入的數(shù)據(jù)依次是1,5,7,9,4,如圖13所示。五uhHA跳耳~五uhHA跳耳~，更口持

圖13(5)仿真仿真器參數(shù)仿真：選擇 AssignmentSettings命令，在Settings窗口下選擇CategorySimulatorSettings。在右側(cè)的Simulationmode下拉列表中選擇Timing,即選擇時(shí)序仿真， 并選擇仿真激勵(lì)文件名CNT10.vwf。選才SSimulationPeriod欄，確認(rèn)選中了"Runsimulationuntilallvectorstimuliareused,如圖14所示。圖14啟動(dòng)仿真器：ProcessingStartSimulation,直至出現(xiàn)Simulationwassuccessful,仿真結(jié)束，然后會(huì)自動(dòng)彈出“SimulationReport”，點(diǎn)擊輸出信號(hào)DOUT”旁邊的“+'；展開總線中的所有信號(hào)，可以便于我們觀察和分析波形，如圖15所示。圖15(四)應(yīng)用RTL電路圖觀察器ToolsNetlistViewers