PCI9054工作模式簡(jiǎn)介

9054簡(jiǎn)介：PCI9054的主要功能就是實(shí)現(xiàn)PCI總線和本地總線(一般為哈佛結(jié)構(gòu))之間的數(shù)據(jù)通信，一共有三種數(shù)據(jù)傳輸方式：主模式、從模式、DMM■式。PCI9054芯片內(nèi)部主要由兩路數(shù)據(jù)FIFO通道、內(nèi)部寄存器、EEPROMP控制電路構(gòu)成。兩個(gè)通道分別為DMA而DMA1他們的功能基本相同，其中DMA好可以傳輸命令指令。90N肉部凰PCI9054有三種工作模式：M,J,CM模式，直接為Motorola公司的MPC85解口MPC860?備的非復(fù)用接口；C模式，地址，數(shù)據(jù)線不復(fù)用；J模式，地址數(shù)據(jù)線復(fù)用。由于M模式使用范圍比較小，J模式使用起來控制比較復(fù)雜，一般使用C模式。PIN定義：所有模式AD[31:0](AddressandData)地址和時(shí)鐘復(fù)用，首先是一個(gè)地址段，后面跟著一個(gè)或多個(gè)數(shù)據(jù)段，支持突發(fā)模式的讀寫；C/BE[3:0]#(BusCommandandByteEnables)總線命令和數(shù)據(jù)使能復(fù)用管腳，在AD為地址線的時(shí)候作為總^線命令，在AD為數(shù)據(jù)線的時(shí)候作為數(shù)據(jù)使能；DEVSEL#(DeviceSelect)有效的時(shí)候表示當(dāng)前設(shè)備被選中，作為輸入端口；FRAME#CycloneFrame)由主設(shè)備驅(qū)動(dòng)，用來表示當(dāng)前設(shè)備已經(jīng)開始接入，總線開始傳輸數(shù)據(jù)。有效：傳輸數(shù)據(jù)。無效：完成最后一個(gè)數(shù)據(jù)的傳輸；GNT#(Grant)用來表示當(dāng)前接入的設(shè)備已經(jīng)被接受；IDSL(InitializationDeviceSelect)在配置寄存器讀寫的時(shí)候用做片選信號(hào)；INTA#(InterruptA)PCI中斷請(qǐng)求；IRDY#(InitiatorReady)說明當(dāng)前數(shù)據(jù)有效，可以并要完成傳輸；LOCK#(Lock)提示有自動(dòng)操作，需要消耗若干個(gè)時(shí)鐘來完成操作；PAR(Parity)作為AD和C/BE兩部分總線的基偶校驗(yàn)，在傳輸?shù)刂返臅r(shí)候PAR要在地址傳輸完畢后一個(gè)時(shí)鐘周期保持穩(wěn)定。對(duì)于數(shù)據(jù)段，PARM在IRDY獻(xiàn)者TRDY#T效以后一個(gè)時(shí)鐘周期保持穩(wěn)定。一旦PAR數(shù)據(jù)有效，將保持有效到當(dāng)前數(shù)據(jù)或地址段傳輸結(jié)束；PCLK(Clock)系統(tǒng)時(shí)鐘，9054工作在33MHz;PERR#(ParityError)用來報(bào)告奇偶校驗(yàn)錯(cuò)誤，不包括特殊周期；PME#(PowerManagementEvent)喚醒中斷；REQ#(Request)請(qǐng)求信號(hào)，通知總線判決器，當(dāng)前設(shè)備必須使用總線；RST#(Reset)系統(tǒng)復(fù)位；SERR#(SystemError)用來報(bào)告特殊周期的奇偶校驗(yàn)錯(cuò)誤和其他系統(tǒng)錯(cuò)誤；STOP#(Stop)要求主系統(tǒng)，停止當(dāng)前設(shè)備的數(shù)據(jù)傳輸；TRAY#(TargetReady)目標(biāo)設(shè)備準(zhǔn)備完畢，可以傳輸當(dāng)前數(shù)據(jù)；BIGEND#(BigEndianSelect)CCS#(ConfigurationRegisterSelect)低有效的片選信號(hào)；EECS(SerialEEPROMChipSelect)選擇串行EEPROMEEDI/DDEO(SerialEEPROMDataIn/SerialEEPROMDataOut)控制串行EEPRO陵寫數(shù)據(jù)；EESK(SerialDataClock)EEPRO睦寫時(shí)鐘；ENUM#Enumeration)突發(fā)輸出，用來表示一個(gè)使用PCI9054芯片的適配器岡U剛從一個(gè)CPI總線通道里面加入或者移出；LCLK(LocalProcessorClock)本地時(shí)鐘輸入；LEDon/LEDinLED控制；LFRAME#PCIBufferedFRAME#Signal)指示PCI總線的狀態(tài)；LINT#(LocalInterrupt)本地總線中斷。輸入到9054,低有效，觸發(fā)一個(gè)PCI中斷。作為輸出，等待到一個(gè)觸發(fā)發(fā)生；LRESETo#(LocalBusResetOut)當(dāng)PCI9054芯片被復(fù)位以后，該管腳可以用來驅(qū)動(dòng)其他芯片的RESET信號(hào)；MDREQ#/MDPAF/EOT#MODE[1:0](BusMode)11:M模式；10：J模式；01：保留；00：C模式；TEST(TestPin)芯片檢測(cè)管腳，高為檢測(cè)，低為工作，平時(shí)置低；USERi/BACK0#/LLOCKi#復(fù)用管腳USERo/DREQ0#/LLOCKo#t用管腳VDD電源VSS地C模式：ADS#(AddressStrobe)說明地址有效，總線有新設(shè)備接入；BLAST#(BurstLast)該信號(hào)由本地總線控制，表示最后一個(gè)字符的傳輸；BREQi(BusRequestIn)本地總線控制，數(shù)據(jù)從本地總線輸入；BREQo(BusRequestOut)PCI總線控制，數(shù)據(jù)從PCI總線輸出；BTERM#BurstTerminate)作為輸入，表示當(dāng)前突發(fā)操作結(jié)束，開始下一個(gè)突發(fā)地址的讀寫，和PCI9054內(nèi)部的可編程等待狀態(tài)生成器一起使用。作為輸出，和READY#起使用，中斷當(dāng)前突發(fā)操作，開始下一個(gè)突發(fā)操作地址周期；DP[3:0](DataParity)奇偶校驗(yàn)數(shù)據(jù)；LA[31:2](AddressBus)地址總線；LBE[3:0]#(ByteEnable)控制數(shù)據(jù)有效，不同的模式有不同的控制方法；LD[31:0](DataBus)數(shù)據(jù)總線；LHOLD(HoldRequest)發(fā)送要求使用本地總線，本地總線決定分配給當(dāng)前裝置以后，判決器發(fā)送LHOLDA言號(hào)反饋；LHOLDA(HoldRequest)反饋信號(hào)；LSERR#(SystemErrorInterruptOutput)系統(tǒng)錯(cuò)誤中斷；LW/R#(Write/?Read)低電平讀，高電平寫；READY#(ReadyInput/Output)無論主還是從模式，表示數(shù)據(jù)準(zhǔn)備好，有效；WAIT#(WaitInput/Output)作為輸入，控制PCI9054插入等待狀態(tài)。作為輸出，PCI9054處于Ready狀態(tài)。J模式：ADS#(AddressStrobe)說明地址有效，總線有新設(shè)備接入；ALE(AddressLatchEnable)地址傳輸時(shí)有效，數(shù)據(jù)傳輸時(shí)無效；BLAST#(BurstLast)該信號(hào)由本地總線控制，表示最后一個(gè)字符的傳輸；BREQi(BusRequestIn)本地總線控制，數(shù)據(jù)從本地總線輸入；BREQo(BusRequestOut)PCI總線控制，數(shù)據(jù)從PCI總線輸出；BTERMI#BurstTerminate)作為輸入，表示當(dāng)前突發(fā)操作結(jié)束，開始下一個(gè)突發(fā)地址的讀寫，和PCI9054內(nèi)部的可編程等待狀態(tài)生成器一起使用。作為輸出，和READY#起使用，中斷當(dāng)前突發(fā)操作，開始下一個(gè)突發(fā)操作地址周期；DEN#(DataEnable)和DT/R#1接在一起使用，用來控制和本地總線連接的數(shù)據(jù)收發(fā)器；DP[3:0](DataParity)奇偶校驗(yàn)數(shù)據(jù)；DT/R#(DataTransmit/Receive)與DEN#1接在一起使用，有效的時(shí)候PCI9054接收數(shù)據(jù)；LA[28:2](LocalAddressBus)本地總線地址；LAD[31:0](Address/DataBus)地址周期：該總線包括了物理地址總線的上3。位。數(shù)據(jù)周期：該總線傳輸32位數(shù)據(jù)；LBE[3:0]#(ByteEnable)控制數(shù)據(jù)有效，不同的模式有不同的控制方法；LHOLD(HoldRequest)發(fā)送要求使用本地總線，本地總線決定分配給當(dāng)前裝置以后，判決器發(fā)送LHOLDA言號(hào)反饋；LHOLDA(HoldRequest)反饋信號(hào)；LSERR#(SystemErrorInterruptOutput)系統(tǒng)錯(cuò)誤中斷；LW/R#(Write/Read)低電平讀，高電平寫；READY#(ReadyInput/Output)無論主還是從模式，表示數(shù)據(jù)準(zhǔn)備好，有效；WAIT#(WaitInput/Output)作為輸入，控制PCI9054插入等待狀態(tài)。作為輸出，PCI9054處于Ready狀態(tài)。C模式總線周期

PCI總線周期：PCITargetCommandCodesCommandTypeCode(C/BEp：0]#>I/ORead0010(2h)I/OWrite0011(3h)MemoryRead0110(6h)MemoryWrite0111(7h)ConfigurationRead1010(Ah)Configurati&nWrite1011(Bh)MemoryReadMultipleIt00(Ch)PCIDualAddressCycle1101(Dh)MemoryReadLtne1110(Eh)MemaryWriteandInvalidate1111(Fh)PCIMasterCommandModes當(dāng)PCI作為主動(dòng)控制方的時(shí)候有兩種傳輸方式：DM序口Local-to-PCI兩種，其中DMM能控制I/O和配置管腳，它們的命令分別如下：DMACommandTypeCode(OBE[3:0]#}MemoryRead0110(6ti)MemoryWrite0111(7h)MemoryReadMultiple1100(Ch)PCIDualAddressCycle1101(Dh)MemoryReadLine1110(Eh)MemoryWriteandInvalidate1111(Fh)Local-to-PCICommandT/peCode(C/BE[3:0]#)MemoryRead0110(6b)MemoryWrite0111(7h)MemoryReadMultiple1100(Ch)PCIDualAddressCycl&1101(Dh)MemoryReadLine1110(Eh)WriteandInvalidate111^(Fh)I/ORead0010(2h)]I/OWrite0011(3h)ConfigurationMemoryRead1010(Ah)ConfigurationMemoi'yWrite1011(Bh)PCI9054芯片主要通過REQ摳?jìng)€(gè)信號(hào)來取得PCI總線的使用權(quán)。當(dāng)FRAME#效的時(shí)候?qū)EQ#失效，否則REQ斷直保持有效。另外PCI也可以寫延遲模塊，通過DMPBAM[14:15保控制分別使用0,4,8,16個(gè)延遲在PCI總線從本地總線獲得寫的第一個(gè)數(shù)據(jù)以后，也就是開始要寫所有數(shù)據(jù)之前。這種情況適用于本地總線做主，本地時(shí)鐘比較慢的情況，可以首先在FIFO里面存儲(chǔ)一定量的數(shù)據(jù)，保持DMA勺利用率。本地總線周期：PCI9054與本地總線之間有MC和J三種連接方式，有MODE[1:0]來控制。PCI9054通過LHOLD信號(hào)向本地總線發(fā)送請(qǐng)求，并通過LHOLDA言號(hào)回映。當(dāng)BREQi信號(hào)被置為有效以后，PCI9054將要在兩個(gè)LWOR閥期以內(nèi)釋放本地總線。接下來本地總線釋放LHOLDAU后，如果還需要使用本地總線，PCI9054再將LHOLDt有效請(qǐng)求本地總線。在本地總線操作中BLAST#1號(hào)用來截止操作的，如果在傳輸?shù)谝粋€(gè)字節(jié)的時(shí)候?qū)LAST桔號(hào)置有效，就只傳送一個(gè)字節(jié)，否則BLAST桔號(hào)一直無效，直到傳送完畢最后一個(gè)字節(jié)以后，將BLAST#1有效，停止突發(fā)傳輸。等待控制：PCI-PCI9054:TRDY#&IRDY#LOCAL-PCI9054:READY#&WAIT#在PCI啟動(dòng)階段，PCI9054作為被動(dòng)狀態(tài)，由本地總線寫入控制寄存器數(shù)據(jù)，這個(gè)時(shí)候PCI9054通過延遲READY#的置有效來產(chǎn)生延遲，而本地總線通過WAIT#言號(hào)來通知PCI9054需要等待。相反，在PCI傳輸和DMA莫式階段，PCI9054作為本地總線的控制器，通過將WAIT#言號(hào)置有效在插入等待狀態(tài)，而本地處理器通過延遲READY#號(hào)實(shí)現(xiàn)等待。可以控制等待時(shí)間，并插入第一個(gè)地址和數(shù)據(jù)信號(hào)之間。在PCI啟動(dòng)狀態(tài)，必須將WAIT#言號(hào)置有效，確保在ADS階段PCI9054芯片可以檢測(cè)到等待狀態(tài)。在PCI傳輸和DMA莫式的時(shí)候，READY信號(hào)沒有用途直到等待狀態(tài)計(jì)數(shù)器減到零，這個(gè)時(shí)候才可以通過在數(shù)據(jù)傳輸?shù)倪^程中將READY信