數(shù)字邏輯電路：總復(fù)習(xí)

門電路是基本細(xì)胞，重點(diǎn)是“與非門”

門電路是集成電路時代元器件的“晶體管”元器件(components,elements,cell)的內(nèi)涵是變化的與非門外特性：高低電平、電流流向、負(fù)載能力、開關(guān)特性門電路組成的組合邏輯典型中規(guī)模器件

譯碼器、選擇器、4位加法器要重點(diǎn)掌握比較器、編碼器、數(shù)據(jù)分配器、運(yùn)算器ALU要清楚原理觸發(fā)器和門電路組成的時序邏輯中規(guī)模器件

觸發(fā)方式的演變和觸發(fā)器的外特性（重點(diǎn)是D觸發(fā)器）計(jì)數(shù)器、寄存器、移位寄存器掌握原理，會設(shè)計(jì)，會使用典型的可編程邏輯器件

PROM,PLA,PAL,GAL會使用數(shù)字邏輯總復(fù)習(xí)第一章邏輯代數(shù)

1.1邏輯代數(shù)的基本運(yùn)算與公式

1.2公式法化簡邏輯函數(shù)

1.3圖解法(卡諾圖)化簡邏輯函數(shù)

1.4邏輯函數(shù)的表格法化簡(Q-M法)數(shù)字邏輯總復(fù)習(xí)公式法化簡的缺點(diǎn)需要復(fù)雜的計(jì)算，容易出錯；不容易判斷結(jié)果是否為最簡；圖解法優(yōu)點(diǎn)：直觀明了，過程簡單，可從圖上直接求出最簡表達(dá)式；缺點(diǎn)：函數(shù)變量不能太多，一般為4變量及4變量以下；4變量以上用卡諾圖化簡比較困難?？ㄖZ圖的構(gòu)成及編碼特點(diǎn)（最大到4變量）卡諾圖化簡的步驟表格法化簡的基本思想和步驟核心思想：尋找“相鄰兩個最小項(xiàng)中有一個變量互補(bǔ)”在最小項(xiàng)編號上的規(guī)律根據(jù)最小項(xiàng)編號中“1”的個數(shù)差就能判斷是否相鄰!

最小項(xiàng)編號中“1”的個數(shù)差：

等于0，最小項(xiàng)肯定不相鄰！等于1，最小項(xiàng)有可能相鄰！大于1，最小項(xiàng)肯定不相鄰！（1）求全部質(zhì)蘊(yùn)涵項(xiàng)：先將最小項(xiàng)按mi編號中所含“1”的個數(shù)分組；“1”的個數(shù)相同的最小項(xiàng)分在一組，并按組號大小排序；在相鄰組間合并所有最小項(xiàng)，得到函數(shù)的全部質(zhì)蘊(yùn)涵項(xiàng)（2）求必要質(zhì)蘊(yùn)涵項(xiàng)：從全部質(zhì)蘊(yùn)涵項(xiàng)中消去冗余項(xiàng)，得到必要質(zhì)蘊(yùn)涵項(xiàng)，即為化簡結(jié)果數(shù)字邏輯總復(fù)習(xí)

2.2門電路門電路的基本知識典型與非門電路結(jié)構(gòu)與非門電路的外部特性與級連集電極開路（OC）與非門三態(tài)門及其使用3.2門電路（23）6R13KT1T2T3T4T5R5100R43KR3360R2500Vcc＝5V輸入A輸入B輸出典型的五管TTL“與非門”只分析原理，不講如何設(shè)計(jì)。門電路級聯(lián)時，前一個器件的輸出就是后一個器件的輸入，后一個是前一個的負(fù)載，兩者會相互影響。“0”“1”“1”“0”“0”“1”IIL

IIHIOLIOHVHVL普通門1.6mA40μA16mA0.4mA3.6V0.3V與非門外特性與級連“0”“1”“0“1”IILIOHIIHIOL三態(tài)門ABAB多種形式的三態(tài)門:G是否反向;輸出是否反向;輸入變量的個數(shù)＝0，正常態(tài)；＝1，高阻態(tài)；G＝1，正常態(tài)G＝0，高阻態(tài)三態(tài)門的種類很多:輸出帶反向的叫“三態(tài)與非門”或“三態(tài)非門”;不帶反向的叫“三態(tài)驅(qū)動門”.GGG高電平有效還是低電平有效？總線傳輸、長距離傳輸、板間、片間用低電平有效，抗干擾能力強(qiáng)。片內(nèi)的信號傳輸，用高電平傳輸，便于識別。BUS“0”“0”“0”“0”“1”“1”IOH

IOZIOZ

IIH

IIH

IIH

“1”“0”“1”“0”“0”“0”“1”“1”“1”IOL

IOZIOZ

IIL

IIL

IIZ

“0”“1”“0”BUS總線為”1”態(tài)總線為”0”態(tài)三態(tài)門組成總線的電流特性數(shù)字邏輯總復(fù)習(xí)

2.3常用的中規(guī)模組合邏輯電路譯碼器編碼器數(shù)據(jù)選擇器數(shù)據(jù)比較器數(shù)字邏輯總復(fù)習(xí)

2.3常用的中規(guī)模組合邏輯電路譯碼器：變量譯碼器，碼制譯碼器變量譯碼器的設(shè)計(jì)步驟：2－4，3－8譯碼器，譯碼器的擴(kuò)展組合邏輯設(shè)計(jì)中的競爭與冒險，如何消除碼制譯碼器的設(shè)計(jì)方法1、不完全譯碼的BCD譯碼器2、完全譯碼的BCD譯碼器數(shù)字邏輯總復(fù)習(xí)

2.3常用的中規(guī)模組合邏輯電路編碼器編碼器原理：基本編碼器（4－2、8－3編碼器）優(yōu)先編碼器(PriorityEncoder)8-3優(yōu)先編碼器擴(kuò)展應(yīng)用：16-4優(yōu)先編碼器數(shù)字邏輯總復(fù)習(xí)

2.3常用的中規(guī)模組合邏輯電路數(shù)據(jù)選擇器在選擇控制的信號作用下，能從多個輸入數(shù)據(jù)中選擇一個或多個作為輸出。多輸入單輸出數(shù)據(jù)選擇器譯碼器與數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)數(shù)字邏輯總復(fù)習(xí) 2.4運(yùn)算器與ALU加法器：主要掌握設(shè)計(jì)思想：串行/并行一位加法器原理四位串行進(jìn)位加法器快速加法器16位加法器算術(shù)運(yùn)算邏輯單元四位算術(shù)邏輯運(yùn)算單元數(shù)字邏輯總復(fù)習(xí)運(yùn)算器與ALU加法器：主要掌握設(shè)計(jì)思想：串行/并行一位加法器原理四位串行進(jìn)位加法器快速加法器16位加法器算術(shù)運(yùn)算邏輯單元四位算術(shù)邏輯運(yùn)算單元16運(yùn)算器一位全加器4位串行、并行加法器16位串行、并行加法器關(guān)鍵點(diǎn)減少進(jìn)位傳輸延遲的級數(shù)，是加法器設(shè)計(jì)的主要矛盾3.3.5運(yùn)算器(9)17Cn和Fn的形成需要三級門延遲Cn和Fn的形成需要二級門延遲四種形式的全加器（1）3.3.5運(yùn)算器(11)18Cn的形成需要二級門延遲Fn的形成需要三級門延遲Cn的形成需要二級門延遲Fn的形成需要三級門延遲四種形式的全加器（3）19運(yùn)算器4位并行加法器求和：進(jìn)位產(chǎn)生函數(shù)Pi和進(jìn)位傳遞函數(shù)Gi形成條件C1~C4得到原理表達(dá)式譯碼器與數(shù)據(jù)選擇器S1S0Y00D001D110D211D3S1S0D0D1D2D3Y111011110101101110011100

Y0Y1Y2Y3ABY0Y1Y2Y3AB

用作擴(kuò)展（譯碼器）5片2－4譯碼器構(gòu)成4－16譯碼器。第一層的一個譯碼器用作選片。E=0時，CD＝00，選中左邊一片，譯出Y0…Y3;依此類推。選擇器擴(kuò)展:用雙4選1選擇器

擴(kuò)展成16選1選擇器S3S2S1S0Y0000Y001Y110Y211Y30100Y401Y510Y611Y71000Y801Y910Y1011Y111100Y1201Y1310Y1411Y1516選1功能表兩種不同的擴(kuò)展方案，從功能表上分析，可以先選低兩位，也可以先選高兩位。選擇器擴(kuò)展:先選低兩位，再選高兩位S3S2S1S0Y0000Y001Y110Y211Y3S3S2S1S0Y0100Y401Y510Y611Y7選擇器擴(kuò)展：用雙4選1選擇器(無E)

擴(kuò)展成16選1選擇器(1)S0

S1

D0

D3

Y

D0

D3

Y

S0

S1

D0

D3

Y

D0

D3

Y

S0

S1

D0

D3

Y

S1

S0

S3

S2

D0

D3

D4

D7

D8

D11

D12

D15

邏輯結(jié)構(gòu)：S1S0控制第一層選擇，S3S2控制第二層選擇。兩級選擇結(jié)構(gòu)S3S2S1S0Y0000Y00100Y41000Y81100Y12選擇器擴(kuò)展:先選高兩位，再選低兩位S3S2S1S0Y0001Y10101Y51001Y91101Y13選擇器擴(kuò)展：用雙4選1選擇器(無E)

擴(kuò)展成16選1選擇器(2)S0

S1

D0

D3

Y

D0

D3

Y

S0

S1

D0

D3

Y

D0

D3

Y

S0

S1

D0

D3

Y

S3

S2

S1

S0

D0

D1

D2

D3

P.121圖4-34兩級選擇結(jié)構(gòu)邏輯結(jié)構(gòu)：S3S2控制第一層選擇，S1S0控制第二層選擇。D12…D13D14D15………由于信號經(jīng)過任何邏輯門和導(dǎo)線都會產(chǎn)生時間延遲，所以電路所有輸入達(dá)到穩(wěn)定狀態(tài)時，輸出并不是立即達(dá)到穩(wěn)定狀態(tài)。邏輯電路中各路徑上延遲時間的長短與信號經(jīng)過的門的級數(shù)有關(guān)，與具體邏輯門的時延大小有關(guān)，還與導(dǎo)線的長短有關(guān)，因此，輸入信號經(jīng)過不同路徑到達(dá)輸出端的時間有先有后，這種現(xiàn)象稱為競爭現(xiàn)象

。

險象：由競爭導(dǎo)至的錯誤輸出信號。4.4.1競爭現(xiàn)象與冒險的產(chǎn)生

組合邏輯電路的競爭與冒險

當(dāng)考慮電路中存在的時間延遲時，該電路的實(shí)際輸入、輸出關(guān)系又將怎樣呢？

當(dāng)B=C=1時，假定每個門的延遲時間為tpd，則實(shí)際輸入、輸出關(guān)系可用如下所示的時間圖來說明。FBACegd險象4.4.3險象的判斷

代數(shù)法：

檢查函數(shù)表達(dá)式中是否存在具備競爭條件的變量，即是否有某個變量X同時以原變量和反變量的形式出現(xiàn)在函數(shù)表達(dá)式中。

若存在具備競爭條件的變量X，則嘗試消去函數(shù)式中的其他變量,看函數(shù)表達(dá)式是否會變?yōu)榛蛘叩男问健Ｈ魰瑒t說明對應(yīng)的邏輯電路可能產(chǎn)生險象。當(dāng)描述電路的邏輯函數(shù)為“與-或”表達(dá)式時，采用卡諾圖判斷險象比代數(shù)法更為直觀、方便。

卡諾圖法：作出函數(shù)卡諾圖，并畫出和函數(shù)表達(dá)式中各“與”項(xiàng)對應(yīng)的卡諾圈。若卡諾圈之間存在“相切”關(guān)系，即兩卡諾圈之間存在不被同一卡諾圈包含的相鄰最小項(xiàng)，則該電路可能產(chǎn)生險象。

4.4.4險象的消除一、用增加冗余項(xiàng)的方法消除險象

增加冗余項(xiàng)的方法是，通過在函數(shù)表達(dá)式中“或”上冗余的“與”項(xiàng)或者“與”上冗余的“或”項(xiàng)，消除可能產(chǎn)生的險象。

冗余項(xiàng)的選擇可以采用代數(shù)法或者卡諾圖法確定。三、選通法選通法不必增加任何器件，僅僅是利用選通脈沖的作用，從時間上加以控制，使輸出避開險象脈沖。二、增加慣性延時環(huán)節(jié)消除險象的另一種方法是在組合電路輸出端連接一個慣性延時環(huán)節(jié)。通常采用RC電路作慣性延時環(huán)節(jié)，如圖所示。消除尖峰的方法1增加使能控制端E(Enable)2用電容濾除尖峰3在電路上增加冗余項(xiàng)去掉產(chǎn)生尖峰的邏輯條件！當(dāng)電路中出現(xiàn)的邏輯組合時，增加一個冗余項(xiàng)，強(qiáng)迫F＝1。回頭看，我們介紹的很多電路都是為了去除尖峰，修改了設(shè)計(jì)：1位加法器的4種結(jié)構(gòu)的后兩種，只用原變量或只用反變量；譯碼器與數(shù)字選擇器增加使能控制端E等措施。消除尖峰的方法:增加冗余項(xiàng)FBAC1111BAC0001111001FBAC當(dāng)B=C=1時在F中增加條件BC

數(shù)字邏輯總復(fù)習(xí)第三章：同步時序電路

3.1.觸發(fā)器

3.2.同步時序電路的分析與設(shè)計(jì)方法

3.3.計(jì)數(shù)器

3.4.寄存器

3.5.移位寄存器設(shè)計(jì)時序電路要注意自啟動問題注意計(jì)數(shù)器和寄存器的應(yīng)用設(shè)計(jì)數(shù)字邏輯總復(fù)習(xí)第三章：同步時序電路

3.1.觸發(fā)器：基本原理R-S觸發(fā)器電位型D觸發(fā)器邊沿型D觸發(fā)器正沿D觸發(fā)器的開關(guān)特性主從JK觸發(fā)器觸發(fā)器觸發(fā)方式是關(guān)鍵：邊沿、脈沖(主從)、電位三種觸發(fā)方式不同，觸發(fā)器功能完全不同四類功能的觸發(fā)器(D,JK,RS,T)，功能區(qū)別很大，D最好用，JK功能多。用的最多是D觸發(fā)器，JK多用作計(jì)數(shù)器觸發(fā)器的時鐘關(guān)系配合很重要，要求重點(diǎn)掌握D觸發(fā)器的開關(guān)特性

觸發(fā)器邊沿型D觸發(fā)型原理：接收時鐘脈沖CP某一跳變來到時，輸出才變化為輸入的值。正沿（上升沿）觸發(fā)的D觸發(fā)器特點(diǎn):1.CP正跳變時，才接受輸入數(shù)據(jù)。

2.CP＝1及CP＝0期間，輸入數(shù)據(jù)變化不會影響觸發(fā)器狀態(tài)。QQDCPCPDQ43電位型D觸發(fā)器(鎖存器)存在的問題：抗干擾能力較差接收使能E為高電平時，輸出隨輸入變化

觸發(fā)器正沿FF輸出E/CPD鎖存器輸出觸發(fā)器正沿D觸發(fā)器結(jié)構(gòu)：165432CPDQCPDQDD45門2門4,門1門3,門5門6組成3個基本觸發(fā)器。門5門6是主觸發(fā)器，CP＝0期間D的變化不會影響它。43CPQDIIII5162II521436CPDQ觸發(fā)器165432CPDQ正邊沿D觸發(fā)器分析當(dāng)CP=“0”期間，正邊沿D觸發(fā)器狀態(tài)保持。CP=“0”，門3和門4的輸出為“1”，最上面的RS觸發(fā)器狀態(tài)保持。同時門6和門4中各有一個的輸入為“1”，門6的另一個輸入為，門4的另一個輸入為D，門4的輸出為。觸發(fā)器正沿D觸發(fā)器分析165432CPDQ門3的兩個輸入為“1”，另一個輸入為，門3的輸出為D。即頂端的RS觸發(fā)器的輸入為S＝D，R=，則Q=D，=；CP從“0”跳變?yōu)椤?”后，觸發(fā)器的輸出端為輸入的數(shù)據(jù)D。CP從“0”跳變?yōu)椤?”后（正沿），DDDD觸發(fā)器165432CPDQCP=“1”時，門3的輸出為D，門4的輸出為。假設(shè)在時鐘正邊沿跳變時，D＝”0”，正沿D觸發(fā)器分析頂端RS觸發(fā)器的輸出保持Q=“0”,=“1”。則門3的輸出由“1”變?yōu)椤?”。不論D如何變化，門5的輸出為“1”，門3的輸出保持為“0”。門6的輸出為“0”，門4的輸出為“1”。CP＝“1”時，即使D＝“0”變了，輸出的狀態(tài)也不受D變化的影響。在D觸發(fā)器結(jié)構(gòu)中，該線稱為維持“0”阻塞“1”線。49觸發(fā)器165432CPDQ如果在時鐘正邊沿跳變時D＝“1”，門6的輸入為“0”，門4的輸出為“0”，不受D變化的影響。由于門4的輸出為“0”，強(qiáng)制門3的輸出為“1”，門3的輸出也不受D變化的影響。頂端RS觸發(fā)器的輸出保持Q=“1”,=“0”。CP＝“1”時，即使D＝“1”變了，輸出的狀態(tài)也不受D變化的影響。則門3的輸出為“1”。門4的輸出由“1”變?yōu)椤?”，在D觸發(fā)器結(jié)構(gòu)中，該線稱為維持“1”阻塞“0”線。50觸發(fā)器正沿D觸發(fā)器的開關(guān)特性數(shù)據(jù)建立時間tsu(setup)數(shù)據(jù)保持時間th(hold)傳輸延遲參數(shù)tpdD觸發(fā)器的三個開關(guān)參數(shù)描述輸入數(shù)據(jù)D和時鐘脈沖CP之間關(guān)系的參數(shù)數(shù)據(jù)建立時間tsu(setup)

數(shù)據(jù)保持時間th(hold)描述傳輸延遲的參數(shù)tpd

CP脈沖前沿到觸發(fā)器翻轉(zhuǎn)的時間描述CP脈沖寬度的參數(shù)tw(Width)twCP->=tsu(負(fù)脈沖準(zhǔn)備數(shù)據(jù))twCP+>=tpd

(正脈沖觸發(fā)器穩(wěn)定翻轉(zhuǎn))

Tmin

=twCP-+

twCP＋

fmax=1/Tmin

數(shù)字邏輯總復(fù)習(xí)第三章：同步時序電路

3.2.同步時序電路的分析與設(shè)計(jì)方法同步時序電路的基本概念：功能表、現(xiàn)態(tài)Qn、次態(tài)Qn+1、狀態(tài)表與狀態(tài)圖、狀態(tài)方程、激勵表同步時序電路的分析步驟邏輯圖激勵方程狀態(tài)圖功能表（時序圖）文字描述同步時序電路的設(shè)計(jì)步驟文字描述功能表狀態(tài)圖(狀態(tài)表)激勵方程邏輯圖同步時序電路的設(shè)計(jì)設(shè)計(jì)：文字描述狀態(tài)圖(狀態(tài)表)邏輯圖同步計(jì)數(shù)器的設(shè)計(jì)步驟(典型的同步時序電路)寫出計(jì)數(shù)器狀態(tài)圖或狀態(tài)表選定觸發(fā)器，求控制函數(shù)(用卡諾圖、激勵表)判斷能否自啟動，修改設(shè)計(jì)畫邏輯圖同步時序電路的設(shè)計(jì)步驟形成原始狀態(tài)圖和狀態(tài)表狀態(tài)化簡與狀態(tài)分配求控制函數(shù)和輸出函數(shù)畫邏輯圖(不完全確定狀態(tài)的同步時序設(shè)計(jì)不要求）計(jì)數(shù)器的功能：記錄外部事件的變化；同步計(jì)數(shù)器對CP脈沖計(jì)數(shù)，一個脈沖變化一次狀態(tài)快速進(jìn)位邏輯是基礎(chǔ),并行預(yù)置數(shù)、清零方式、進(jìn)位擴(kuò)展是集成計(jì)數(shù)器的基本功能計(jì)數(shù)器的種類：同步計(jì)數(shù)器，異步計(jì)數(shù)器加法計(jì)數(shù)器(加1,加2等),減法計(jì)數(shù)器(減1,減2等),可逆計(jì)數(shù)器等二進(jìn)制計(jì)數(shù)器(模為2n),十進(jìn)制計(jì)數(shù)器,任意進(jìn)制計(jì)數(shù)器等環(huán)形計(jì)數(shù)器,扭環(huán)計(jì)數(shù)器等特殊電路結(jié)構(gòu)的計(jì)數(shù)器要求：會設(shè)計(jì)同步計(jì)數(shù)器（異步不要求）會判斷自啟動，并修改邏輯能自啟動會使用中規(guī)模的集成計(jì)數(shù)器重點(diǎn)是課上講的幾種計(jì)數(shù)器計(jì)數(shù)器數(shù)字邏輯總復(fù)習(xí)第三章：同步時序電路

3.4.寄存器基本寄存器設(shè)計(jì)具有置數(shù)、保持、選擇和輸出控制功能的4D寄存器移位寄存器串入/并出的右移寄存器并入/并出的雙向移位寄存器由功能表會設(shè)計(jì)寄存器和移位寄存器移位寄存器應(yīng)用：序列信號發(fā)生器，組成環(huán)形計(jì)數(shù)器56計(jì)數(shù)器設(shè)計(jì)計(jì)數(shù)器時要注意的問題計(jì)數(shù)器的自啟動設(shè)計(jì)D2＝Q1D1＝Q0D0＝Q2例：3位格雷碼計(jì)數(shù)器，如果初始狀態(tài)為000，可以計(jì)數(shù)格雷碼序列

QCP

D

QCPD

QCPDCPQ2Q1Q0QQQ57設(shè)計(jì)計(jì)數(shù)器時要注意的問題上述計(jì)數(shù)器存在兩個計(jì)數(shù)循環(huán)000001110111011100010101計(jì)數(shù)器如果初始狀態(tài)為010或101，則該計(jì)數(shù)器不能完進(jìn)入格碼計(jì)數(shù)功能，就需要修正設(shè)計(jì)。能夠自行進(jìn)入工作循環(huán)的3位格雷碼計(jì)數(shù)器計(jì)數(shù)器的自啟動設(shè)計(jì)101很容易想到的是進(jìn)入非工作循環(huán)就清零。如果按照這個狀態(tài)圖設(shè)計(jì),電路結(jié)構(gòu)會簡單嗎？請同學(xué)們按照前面介紹的設(shè)計(jì)步驟走一遍，這個電路要復(fù)雜得多！每個觸發(fā)器下都有門電路！為什么會想到上面的狀態(tài)圖？000001110111011100101010000001110111011100010計(jì)數(shù)器的自啟動設(shè)計(jì)

0011000110110011111100110000xxxxxxQ2Q1Q0Q2(n+1)Q1(n+1)Q0(n+1)原始狀態(tài)表修改后的狀態(tài)表原始狀態(tài)卡諾圖中兩個任意項(xiàng)x每一位取確定值后應(yīng)能進(jìn)入循環(huán).按照這個原始狀態(tài)表設(shè)計(jì)，為使D2＝Q1和D1＝Q0保持不變，101的下一個狀態(tài)的前兩位一定要為01，010的下一個狀態(tài)的前兩位一定要為10；于是得到上圖的狀態(tài)表和表達(dá)式。101的下一個狀態(tài)如果不是010，也可以是011,但此時的表達(dá)式要更復(fù)雜。

001100011011001111110011000001x10xQ2Q1Q0100010D2＝Q1D1＝Q0Q2(n+1)Q1(n+1)Q0(n+1)60修改設(shè)計(jì)后可以自動進(jìn)入循環(huán)設(shè)計(jì)計(jì)數(shù)器時要注意的問題修正后的邏輯圖計(jì)數(shù)器

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QCPDCPQ2Q1Q0QQQFI0FI1FI2CPFI3FI4FI5(1)用6個觸發(fā)器移位產(chǎn)生6個節(jié)拍,取其中3個為輸出.T0T1T2T3T4T5T6T7T8T9T10T11

習(xí)題5.30

第一種方法:從波形圖入手100000010000001000000100000010000001CP’FI0FI1FI2CPQ0Q1Q2(2)先將CP脈沖2分頻,控制3個觸發(fā)器的移位,得到Q0Q1Q2三個電平,再組合出FI0三個所需節(jié)拍.FI0FI1FI2CPT0T1T2T3T4T5T6T7T8T9T10T11習(xí)題5.30

第二種方法:從狀態(tài)圖入手001000100000010000一定需要6個狀態(tài)!但是這個序列中有3個000,是不能區(qū)分的.最方便的是3位循環(huán)碼產(chǎn)生6個狀態(tài).000001011111110100Q2Q1Q0010000001100000001011111110100000Q0Q1Q2FI0FI1FI2CPFI0=Q2Q1Q0;FI1=Q2Q1Q0;FI0=Q2Q1Q0;QCPDQCPDQCPDCP’Q2Q1Q0可以自啟動的3位循環(huán)碼計(jì)數(shù)器,增加一些電路后可以產(chǎn)生3個節(jié)拍脈沖.FI0FI1FI2CPT0T1T2T3T4T5T6T7T8T9T10T11第三種方法:用移位寄存器組成序列信號發(fā)生器的設(shè)計(jì)方法序列長度m=6的信號發(fā)生器.先取N=3,原始序列中有3個000;需增加兩位觸發(fā)器,取N=5,得到?jīng)]有重復(fù)的新序列.按照序列信號發(fā)生器的設(shè)計(jì)方法,得到移入數(shù)據(jù)Q0的控制函數(shù).001000010000100000Q2Q1Q0100000100000100000100000100000Q4Q3Q2Q1Q0移位寄存器應(yīng)用:S0DRS1_CKRDQ0Q1Q2Q3組合邏輯電路“1”“0”產(chǎn)生特殊序列的信號發(fā)生器,設(shè)計(jì)DR的組合邏輯電路數(shù)字邏輯總復(fù)習(xí)教學(xué)內(nèi)容

第五章：可編程邏輯器件重點(diǎn)是PROM和PLA,PALGAL要求知道基本概念69由PLA和D觸發(fā)器組成BCD計(jì)數(shù)器PLA舉例CPBCDWXYZ00000100012001030011401005010160110701118100091001PLA(Counter)BCD碼CP70BCD計(jì)數(shù)器的激勵