時序邏輯設(shè)計實踐第二部分

第8章時序邏輯設(shè)計實踐(二)數(shù)字邏輯設(shè)計及應(yīng)用SSI型鎖存器和觸發(fā)器MSI器件：計數(shù)器、移位寄存器其它：文檔、迭代、故障和亞穩(wěn)定性1制作：金燕華8.5移位寄存器（shiftregister）串行輸入serialinputSERINSEROUT串行輸出serialoutput串入串出移位寄存器可以使一個信號延遲n個時鐘周期之后再輸出2制作：金燕華串入并出移位寄存器結(jié)構(gòu)串入serial-inSERIN1Q2QNQ并出parallel-out可以用來完成串－并轉(zhuǎn)換serial-to-parallelconversion3制作：金燕華并入串出移位寄存器結(jié)構(gòu)多路復(fù)用結(jié)構(gòu)LOAD/SHIFTSERINSEROUT4制作：金燕華并入并出移位寄存器結(jié)構(gòu)LOAD/SHIFTSERIN1Q2QNQ5制作：金燕華MSI移位寄存器CLKCLRSERASERB74x164QAQBQCQDQEQFQGQHCLKCLKINHSH/LDCLRSERABCDEFGH

QH74x166SERA·SERBP521圖8-506制作：金燕華4位通用移位寄存器74x194CLKCLRS1S0LIND

QDCQCBQBAQARIN74x194S1S0功能00保持01右移10左移11載入左移輸入右移輸入7制作：金燕華4位通用移位寄存器74x19400S1S0保持S1’S0’S1S010左移01右移11載入P522圖8-51Qi*=S1’·S0’·Qi+S1’·S0·Qi-1+S1·S0’·Qi+1+S1·S0·INi8制作：金燕華通用移位寄存器S1S0功能00保持01右移10左移11載入LINQHHQHCLRGQGCLK

FQFS1EQES0DQDG1CQCG2BQBAQARINQA74x299輸入輸出采用雙向三態(tài)數(shù)據(jù)線P524圖8-539制作：金燕華CLKCLRS1S0LIND

QDCQCBQBAQARIN74x194CLKCLRS1S0LIND

QDCQCBQBAQARINCLKCLRS1S0LINRIN移位寄存器的擴(kuò)展并行輸入（8位）并行輸出8位10制作：金燕華移位寄存器計數(shù)器D0=F(Q0,Q1,…,Qn-1)反饋邏輯DQCKQDQCKQDQCKQDQCKQCLKFF0FF1FF2FF3一般結(jié)構(gòu)：11制作：金燕華1000010000010010有效狀態(tài)其他狀態(tài)環(huán)型計數(shù)器DQCKQDQCKQDQCKQDQCKQCLKFF0FF1FF2FF31000010000010010D0D1D2D3——非自啟動的無效狀態(tài)D0=Qn-112制作：金燕華有效狀態(tài)無效狀態(tài)DQCKQDQCKQDQCKQDQCKQCLKFF0FF1FF2FF31000010000010010D0D1D2D3自啟動的自校正的13制作：金燕華扭環(huán)計數(shù)器（JohnsonCounter）DQCKQDQCKQDQCKQDQCKQCLKFF0FF1FF2FF3D0=Qn-1’00001000110011101111011100110001無效有效的狀態(tài)循環(huán)14制作：金燕華dddddddd最小成本自校正設(shè)計1、確定有效的狀態(tài)循環(huán)2、對無效狀態(tài)進(jìn)行處理，使其進(jìn)入有效循環(huán)。Q0Q1Q2Q31111000011110000Q0Q100

01

11

1000011110Q2Q3D0100001000110011101111011100110001有效無效100101001010110101101011010100101D0=Q3’+Q2’·Q115制作：金燕華=((Q2’·Q1)’·Q3)’D0=Q3’+Q2’·Q14位8狀態(tài)自校正的Johnson計數(shù)器16制作：金燕華利用通用寄存器74x194實現(xiàn)環(huán)形計數(shù)器Q0Q1Q2Q310CLOCKQ0Q1Q2Q3101000Q0Q1Q2Q3RESET載入Q0Q1Q2Q3CLOCK自校正的17制作：金燕華利用通用寄存器74x194實現(xiàn)扭環(huán)計數(shù)器CLKCLRS1S0LIND

QDCQCBQBAQARIN74x194+5VCLOCKRESET_LS1S0接成左移形式自校正改進(jìn)：（法一）D0=Q3’+Q2’·Q1Q0Q1Q2Q318制作：金燕華利用通用寄存器74x194實現(xiàn)扭環(huán)計數(shù)器CLKCLRS1S0LIND

QDCQCBQBAQARIN74x194+5VCLOCKRESET_L自校正改進(jìn)：（法二）利用置數(shù)每當(dāng)電路出現(xiàn)0XX0下一狀態(tài)就是0001D0=Q3’+Q0’Q0Q1Q2Q319制作：金燕華線性反饋移位寄存器（LFSR）計數(shù)器LFSR計數(shù)器有2n-1種有效狀態(tài)——最大長度序列發(fā)生器反饋邏輯DQCKQDQCKQDQCKQDQCKQCLKFF0FF1FF2FF3移位寄存器型計數(shù)器的一般結(jié)構(gòu)利用反饋邏輯可以實現(xiàn)模2～模16的計數(shù)器20制作：金燕華RESET_LCLOCK線性反饋移位寄存器（LFSR）計數(shù)器奇校驗電路全0態(tài)的下一狀態(tài)？？反饋方程P535表8-21LFSR計數(shù)器有2n-1種有效狀態(tài)——最大長度序列發(fā)生器21制作：金燕華偽隨機(jī)序列發(fā)生器EN猜謎游戲機(jī)L1~L4ERRG1~G4CLOCK使能輸入隨機(jī)產(chǎn)生典型應(yīng)用：產(chǎn)生邏輯電路的測試輸入信號用于檢錯及糾錯碼的編碼和譯碼電路LFSR計數(shù)器22制作：金燕華串/并轉(zhuǎn)換源模塊Sourcemodule目的模塊

Destinationmodule控制電路控制電路并-串轉(zhuǎn)換器串-并轉(zhuǎn)換器并行數(shù)據(jù)并行數(shù)據(jù)串行數(shù)據(jù)SYNC同步脈沖23制作：金燕華24制作：金燕華并串轉(zhuǎn)換CLKCLKINHSH/LDCLRSERABCDEFGH

QH74x166D7D6D5D4D3D2D1D0并行數(shù)據(jù)SDATACLOCKCLOCKSYNCCLKCLRLDENPENTAQABQBCQCDQDRCO’163CLKCLRLDENPENTAQABQBCQCDQDRCO’163計數(shù)低位計數(shù)高位時隙數(shù)位數(shù)RESET_L到目標(biāo)+5V25制作：金燕華CLKCLRSERASERB74x164QAQBQCQDQEQFQGQHSDATACLOCKCLKCLRLDENPENTAQABQBCQCDQDRCO’163CLKCLRLDENPENTAQABQBCQCDQDRCO’163SYNC+5VCLKEN1D1Q2D2Q3D3Q4D4Q5D5Q6D6Q7D7Q8D8Q74x377并行數(shù)據(jù)位數(shù)+5V+5V串并轉(zhuǎn)換26制作：金燕華順序脈沖發(fā)生器利用移位寄存器構(gòu)成——注意自校正（環(huán)形計數(shù)器P530）利用計數(shù)器和譯碼器構(gòu)成——注意“毛刺”（二進(jìn)制計數(shù)器的狀態(tài)譯碼P513）CLKQ0Q1Q2Q327制作：金燕華序列信號發(fā)生器——用于產(chǎn)生一組特定的串行數(shù)字信號例：設(shè)計一個110100序列信號發(fā)生器利用觸發(fā)器利用計數(shù)器利用移位寄存器28制作：金燕華利用D觸發(fā)器設(shè)計一個110100序列信號發(fā)生器1、畫狀態(tài)轉(zhuǎn)換圖2、狀態(tài)編碼000~101表示S0~S5S0S1S5S2S4S3/1/1/0/1/0/03、列狀態(tài)轉(zhuǎn)換輸出表000001010011100101001010011100101000Q2Q1Q0Q2*Q1*Q0*Y1101004、得到激勵方程和輸出方程——考慮未用狀態(tài)的處理5、得到電路圖00000129制作：金燕華用計數(shù)器和數(shù)據(jù)選擇器構(gòu)成序列信號發(fā)生器74x163CLKCLRLDENPENTAQABQBCQCDQDRCOENABCD0D1D2D3D4D5D6D7YY74x151例：產(chǎn)生一個8位的序列信號00010111+5V+5V序列信號輸出30制作：金燕華用移位寄存器構(gòu)成序列信號發(fā)生器例：產(chǎn)生一個8位的序列信號0001011110111000Q2Q1Q0000001010101011111110100D0Q2Q1Q00100011110D01101001D=Q2·Q1’·Q0+Q2’·Q1+Q2’·Q0’31制作：金燕華CLKCLRS1S0LIND

QDCQCBQBAQARIN74x194+5VCLOCKRESET_LQ0Q1Q2Q3用移位寄存器構(gòu)成序列信號發(fā)生器例：產(chǎn)生一個8位的序列信號0001011110111000Q2Q1Q0000001010101011111110100D0D=Q2·Q1’·Q0+Q2’·Q1+Q2’·Q0’組合邏輯32制作：金燕華移位寄存器實現(xiàn)序列檢測功能設(shè)計一個110串行序列檢測電路，利用移位寄存器實現(xiàn)CLKCLRS1S0LIND

QDCQCBQBAQARIN74x194+5VCLOCKRESET_LAZBZ當(dāng)電路檢測到輸入A連續(xù)出現(xiàn)110時，輸出Z為1輸入A連續(xù)出現(xiàn)110，且輸入B為1時，輸出Z為1。33制作：金燕華8.6迭代與時序電路PICICOPOCLK寄存器CLOCKPIjPOj串行比較器（P547）、串行加法器（P548）空間與時間的折衷34制作：金燕華同步設(shè)計中的其他問題8.7同步系統(tǒng)結(jié)構(gòu)和設(shè)計方法8.8同步設(shè)計中