PCB高速時(shí)鐘線處理

PCB高速時(shí)鐘線處理2時(shí)鐘線的處理2.1） 建議先走時(shí)鐘線。2.2）頻率大于等于66M的時(shí)鐘線，每條過(guò)孔數(shù)不要超過(guò)2個(gè)，平均不得超過(guò)1.5個(gè)。2.3） 頻率小于66M的時(shí)鐘線，每條過(guò)孔數(shù)不要超過(guò)3個(gè)，平均不得超過(guò)2.5個(gè)2.4） 長(zhǎng)度超過(guò)12inch的時(shí)鐘線，如果頻率大于20M，過(guò)孔數(shù)不得超過(guò)2個(gè)。2.5） 如果時(shí)鐘線有過(guò)孔，在過(guò)孔的相鄰位置，在第二層（地層）和第三層（電源層）之間加一個(gè)旁路電容、如圖2.5-1所示，以確保時(shí)鐘線換層后，參考層（相鄰層）的高頻電流的回路連續(xù)。旁路電容所在的電源層必須是過(guò)孔穿過(guò)的電源層，并盡可能地靠近過(guò)孔，旁路電容與過(guò)孔的間距最大不超過(guò)300MIL。圖2.5-1過(guò)孔處的旁路電容2.6） 所有時(shí)鐘線原則上不可以穿島。下面列舉了穿島的四種情形。2.6.1） 跨島出現(xiàn)在電源島與電源島之間。此時(shí)時(shí)鐘線在第四層的背面走線，第三層（電源層）有兩個(gè)電源島，且第四層的走線必須跨過(guò)這兩個(gè)島，如圖2.6-1所示。2.6.2） 跨島出現(xiàn)在電源島與地島之間。此時(shí)時(shí)鐘線在第四層的背面走線，第三層（電源層）的一個(gè)電源島中間有一塊地島，且第四層的走線必須跨過(guò)這兩個(gè)島。如圖2.6-2所示。2.6.3） 跨島出現(xiàn)在地島與地層之間。此時(shí)時(shí)鐘線在第一層走線，第二層（地層）的中間有一塊地島，且第一層的走線必須跨過(guò)地島，相當(dāng)于地線被中斷。如圖2.6-3所小。2.6.4） 時(shí)鐘線下面沒(méi)有鋪銅。若條件限制實(shí)在做不到不穿島，保證頻率大于等于66M的時(shí)鐘線不穿島，頻率小于66M的時(shí)鐘線若穿島，必須加一個(gè)去耦電容形成鏡像通路。以圖6.1為例，在兩個(gè)電源島之間并靠近跨島的時(shí)鐘線，放置一個(gè)0.1UF的電容。2.7） 當(dāng)面臨兩個(gè)過(guò)孔和一次穿島的取舍時(shí)，選一次穿島。2.8） 時(shí)鐘線要遠(yuǎn)離I/O一側(cè)板邊500MIL以上，并且不要和I/O線并行走，若實(shí)在做不到，時(shí)鐘線與I/O口線間距要大于50MIL。2.9） 時(shí)鐘線走在第四層時(shí)，時(shí)鐘線的參考層（電源平面）應(yīng)盡量為時(shí)鐘供電的那個(gè)電源面上，以其他電源面為參考的時(shí)鐘越少越好，另外，頻率大于等于66M的時(shí)鐘線參考電源面必須為3.3V電源平面。2.10） 時(shí)鐘線打線時(shí)線間距要大于25MIL。2.11） 時(shí)鐘線打線時(shí)進(jìn)去的線和出去的線應(yīng)該盡量遠(yuǎn)。盡量避免類(lèi)似圖A和圖C所示的打線方式，采用類(lèi)似圖B和圖D的打線方式，若時(shí)鐘線需換層，避免采用圖E的打線方式，采用圖F的打線方式。2.12） 時(shí)鐘線連接BGA等器件時(shí)，若時(shí)鐘線換層，盡量避免采用圖G的走線形式，過(guò)孔不要在BGA下面走，最好采用圖H的走線形式。2.13） 注意各個(gè)時(shí)鐘信號(hào)，不要忽略任何一個(gè)時(shí)鐘，包括AUDIOCODEC的AC_BITCLK，尤其注意的是FS3-FS0,雖然說(shuō)從名稱(chēng)上看不是時(shí)鐘，但實(shí)際上跑的是時(shí)鐘，要加以注意。2.14） ClockChip上拉下拉電阻盡量靠近ClockChip。36、對(duì)于全數(shù)字信號(hào)的PCB,板上有一個(gè)80MHz的鐘源。除了采用絲網(wǎng)（接地）^卜，為了保證有足夠的驅(qū)動(dòng)能力，還應(yīng)該采用什么樣的電路進(jìn)行保護(hù)？確保時(shí)鐘的驅(qū)動(dòng)能力，不應(yīng)該通過(guò)保護(hù)實(shí)現(xiàn)，一般采用時(shí)鐘驅(qū)動(dòng)芯片。一般擔(dān)心時(shí)鐘驅(qū)動(dòng)能力，是因?yàn)槎鄠€(gè)時(shí)鐘負(fù)載造成。采用時(shí)鐘驅(qū)動(dòng)芯片，將一個(gè)時(shí)鐘信號(hào)變成幾個(gè)，采用點(diǎn)到點(diǎn)的連接。選擇驅(qū)動(dòng)芯片，除了保證與負(fù)載基本匹配，信號(hào)沿滿足要求（一般時(shí)鐘為沿有效信號(hào)），在計(jì)算系統(tǒng)時(shí)序時(shí)，要算上時(shí)鐘在驅(qū)動(dòng)芯片內(nèi)時(shí)延。1.在實(shí)際設(shè)計(jì)中建議使用實(shí)體地和電源層，避免電源和地被分割，這種分割可能導(dǎo)致復(fù)雜的電流環(huán)路。電流環(huán)路越大輻射也越大，所以必須避免任何信號(hào)尤其是時(shí)鐘信號(hào)在分割地上布線。2.將時(shí)鐘驅(qū)動(dòng)器布局在電路板中心位置而不是電路板外圍。將時(shí)鐘驅(qū)動(dòng)器放置在電路板外圍會(huì)增加磁偶極矩（magneticdipolemoment）。3.為了進(jìn)一步降低頂層時(shí)鐘信號(hào)線的EMI，最好是在時(shí)鐘線兩側(cè)并行布上地線。當(dāng)然，更好將時(shí)鐘信號(hào)布在地層與電源層之間的內(nèi)部信號(hào)層上。4.時(shí)鐘信號(hào)使用4mil到8mil的布線寬度，由于窄的信號(hào)線更容易增加高頻信號(hào)衰減，并降低信號(hào)線之間的電容性耦合。5.由于直角布線會(huì)增加布線電容并增加阻抗的不連續(xù)性，從而導(dǎo)致信號(hào)劣化，所以應(yīng)該盡量避免直角布線和T型布線。6.盡量滿足阻抗匹配。絕大多數(shù)情況下，阻抗不匹配會(huì)引起反射，而且信號(hào)完整性也主要取決于阻抗匹配。7.時(shí)鐘信號(hào)布線不能并行走得太長(zhǎng)，否則會(huì)產(chǎn)生串?dāng)_從而導(dǎo)致EMI增大。（13）時(shí)鐘、總線、片選信號(hào)要遠(yuǎn)離I/O線和接插件時(shí)鐘電路之EMC設(shè)計(jì)時(shí)鐘電路在數(shù)字電路中占有重要地位，同時(shí)時(shí)鐘電路也是產(chǎn)生電磁輻射的主要來(lái)源。一個(gè)具有2ns上升沿的時(shí)鐘信號(hào)輻射能量的帶寬可達(dá)160MHz，其可能輻射帶寬可達(dá)十倍頻，即1.6GHz。因此，設(shè)計(jì)好時(shí)鐘電路是保證達(dá)到整機(jī)輻射指標(biāo)的關(guān)鍵。時(shí)鐘電路設(shè)計(jì)主要的問(wèn)題有如下幾個(gè)方面。（1） 阻抗控制：計(jì)算各種由印制板線條構(gòu)成的微帶線和微帶波導(dǎo)的波阻抗、相移常數(shù)、衰減常數(shù)等等。許多設(shè)計(jì)手冊(cè)都可以查到一些典型結(jié)構(gòu)的波阻抗和衰減常數(shù)。特殊結(jié)構(gòu)的微帶線和微帶波導(dǎo)的參數(shù)需要用計(jì)算電磁學(xué)的方法求解。（2） 傳輸延遲和阻抗匹配：由印制線條的相移常數(shù)計(jì)算時(shí)鐘脈沖受到的延遲，當(dāng)延遲達(dá)到一定數(shù)值時(shí)，就要進(jìn)行阻抗匹配以免發(fā)生終端反射使時(shí)鐘信號(hào)抖動(dòng)或發(fā)生過(guò)沖。阻抗匹配方法有串聯(lián)電阻、并聯(lián)電阻、戴維南網(wǎng)絡(luò)、RC網(wǎng)絡(luò)、二極管陣等。（3） 印制線條上接入較多容性負(fù)載的影響：接在印制線條上的容性負(fù)載對(duì)線條的波阻抗有較大的影響。特別是對(duì)總線結(jié)構(gòu)的電路容性負(fù)載的影響往往是要考慮的關(guān)鍵因素。表達(dá)傳輸線可以采用三種方式：a、 用傳輸波阻抗（Z0）和傳輸時(shí)延（td）兩個(gè)參數(shù)描述傳輸線。b、 用傳輸波阻抗和（與波長(zhǎng)有關(guān)的）規(guī)一化長(zhǎng)度描述傳輸線。c、 用單位長(zhǎng)度的電感、電容和印制線的物理長(zhǎng)度來(lái)描述傳輸線。在印制板設(shè)計(jì)中經(jīng)常采用第一種方式描述由印制線條構(gòu)成的傳輸線。此時(shí)，傳輸時(shí)延的大小決定了印制線條是否需要采取阻抗控制的措施；當(dāng)線條上有很多電容性負(fù)載時(shí)，線條的傳輸時(shí)延將會(huì)增大，與原來(lái)的傳輸時(shí)延有如下的關(guān)系，為不考慮容性負(fù)載時(shí)的線條傳輸時(shí)延，C0為不考慮容性負(fù)載時(shí)的線條分布電容，lm為無(wú)匹配的最大印制線條長(zhǎng)度。還有許多其它時(shí)鐘電路設(shè)計(jì)問(wèn)題，如時(shí)鐘區(qū)與其它功能區(qū)的隔離，同層板中時(shí)鐘線條屏蔽等問(wèn)題。時(shí)鐘電路電磁兼容設(shè)計(jì)技巧（A） 首先要進(jìn)行恰當(dāng)?shù)牟季€，布線層應(yīng)安排與整塊金屬平面相鄰。這樣的安排是為了產(chǎn)生通量對(duì)消作用。（B） 其次，時(shí)鐘電路和高頻電路是主要的干擾和輻射源一定要單獨(dú)安排、遠(yuǎn)離敏感電路。（C）選擇恰當(dāng)?shù)钠骷窃O(shè)計(jì)成功的重要因素，特別在選擇邏輯器件時(shí)，盡量選上升時(shí)間比五納秒長(zhǎng)的器件，決不要選比電路要求時(shí)序快的邏輯器件。EDA中國(guó)門(mén)戶網(wǎng)站-qS!lW,@G（D） 層間跳線應(yīng)當(dāng)最小圖3和圖4的情況分別說(shuō)明兩種情況，圖3表示的是好的和比較好的時(shí)鐘布線的層間跳線安排。圖4的情形是不允許的情形。圖3：比較好的時(shí)鐘布線的層間跳線安排圖4：不允許的時(shí)鐘布線的層問(wèn)跳線安排

(E)時(shí)鐘布線的轉(zhuǎn)接安排(E)時(shí)鐘布線的轉(zhuǎn)接安排時(shí)鐘布線經(jīng)連接器輸出時(shí)，連接器上的插針要在時(shí)鐘線插針周?chē)紳M接地插針，如圖5所示。圖5：時(shí)鐘線插針在連接器上的安排（F） 時(shí)鐘輸出布線時(shí)不要采用向多個(gè)部件直接串行地連接〔稱(chēng)為菊花式連接）；而應(yīng)該經(jīng)緩存器分別向其它多個(gè)部件直接提供時(shí)鐘信號(hào)。邏輯電路的使用對(duì)在線路設(shè)計(jì)中所使用的邏輯集成電路的建議是：?凡是能不用高速邏輯電路的地方就不要用高速邏輯電路。G0-注意在IC近端的電源和地之間加旁路去耦電容（一般為104）。s0^注意長(zhǎng)線傳輸過(guò)程中的波形畸變。?用R-S觸發(fā)器作設(shè)備控制按鈕與設(shè)備電子線路之間配合的緩沖。隔離敏感信號(hào)有些敏感信號(hào)（如高頻時(shí)鐘）對(duì)噪聲干擾特別敏感，對(duì)它們要采取高等級(jí)隔離措施。高頻時(shí)鐘（20MHZ以上的時(shí)鐘，或翻轉(zhuǎn)時(shí)間小于5ns的時(shí)鐘）必須有地線護(hù)送，時(shí)鐘線寬至少10mil,護(hù)送地線線寬至少20mil,高頻信號(hào)線的保護(hù)地線兩端必須由過(guò)孔與地層良好接觸，而且每5cm打過(guò)孔與地層連接;時(shí)鐘發(fā)送側(cè)必須串接一個(gè)22Q?220Q的阻尼電阻?？杀苊庥蛇@些線帶來(lái)的信號(hào)噪聲所產(chǎn)生的干擾。時(shí)鐘晶體振蕩器的外殼最...1.高速信號(hào)線、時(shí)鐘線采用走線屏蔽規(guī)則。把高速的時(shí)鐘線用地線包住。適用范圍：在兩層或者四層板上，由于PCB的板層的限制導(dǎo)致高速時(shí)鐘的回流路徑不良，在這種情況下使用該條屏蔽規(guī)則會(huì)取得比較好的效果。隨著信號(hào)上升沿時(shí)間的減小，信號(hào)頻率的提高，電子產(chǎn)品的EMI問(wèn)題，也來(lái)越受到電子工程師的關(guān)注。高速PCB設(shè)計(jì)的成功，對(duì)EMI的貢獻(xiàn)越來(lái)越受到重視，幾乎60%的EMI問(wèn)題可以通過(guò)高速PCB來(lái)控制解決。規(guī)則一：高速信號(hào)走線屏蔽規(guī)則如上圖所示：在高速的PCB設(shè)計(jì)中，時(shí)鐘等關(guān)鍵的高速信號(hào)線，走需要進(jìn)行屏蔽處理，如果沒(méi)有屏蔽或只屏蔽了部分，都是會(huì)造成EMI的泄漏。建議屏蔽線，每1000mil,打孔接地。規(guī)則二：高速信號(hào)的走線閉環(huán)規(guī)則由于PCB板的密度越來(lái)越高，很多PCBLAYOUT工程師在走線的過(guò)程中，很容易出現(xiàn)這種失誤，如下圖所示：時(shí)鐘信號(hào)等高速信號(hào)網(wǎng)絡(luò)，在多層的PCB走線的時(shí)候產(chǎn)生了閉環(huán)的結(jié)果，這樣的閉環(huán)結(jié)果將產(chǎn)生環(huán)形天線，增加EMI的輻射強(qiáng)度。規(guī)則三：高速信號(hào)的走線開(kāi)環(huán)規(guī)則規(guī)則二提到高速信號(hào)的閉環(huán)會(huì)造成EMI輻射，同樣的開(kāi)環(huán)同樣會(huì)造成EMI輻射，如下圖所示：時(shí)鐘信號(hào)等高速信號(hào)網(wǎng)絡(luò)，在多層的PCB走線的時(shí)候產(chǎn)生了開(kāi)環(huán)的結(jié)果，這樣的開(kāi)環(huán)結(jié)果將產(chǎn)生線形天線，增加EMI的輻射強(qiáng)度。在設(shè)計(jì)中我們也要避免。規(guī)則四：高速信號(hào)的特性阻抗連續(xù)規(guī)則高速信號(hào)，在層與層之間切換的時(shí)候必須保證特性阻抗的連續(xù)，否則會(huì)增加EMI的輻射，如下圖：也就是：同層的布線的寬度必須連續(xù)，不同層的走線阻抗必須連續(xù)。規(guī)則五：高速PCB設(shè)計(jì)的布線方向規(guī)則相鄰兩層間的走線必須遵循垂直走線的原則，否則會(huì)造成線間的串?dāng)_，增加EMI輻射，如下圖：相鄰的布線層遵循橫平豎垂的布線方向，垂直的布線可以抑制線間的串?dāng)_。規(guī)則六：高速PCB設(shè)計(jì)中的拓?fù)浣Y(jié)構(gòu)規(guī)則在高速PCB設(shè)計(jì)中有兩個(gè)最為重要的內(nèi)容，就是線路板特性阻抗的控制和多負(fù)載情況下的拓?fù)浣Y(jié)構(gòu)的設(shè)計(jì)。在高速的情況下，可以說(shuō)拓?fù)浣Y(jié)構(gòu)的是否合理直接決定，產(chǎn)品的成功還是失敗。如上圖所示，就是我們經(jīng)常用到的菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)。這種拓?fù)浣Y(jié)構(gòu)一般用于幾Mhz的情況下為益。高速的拓?fù)浣Y(jié)構(gòu)我們建議使用后端的星形對(duì)稱(chēng)結(jié)構(gòu)。規(guī)則七：走線長(zhǎng)度的諧振規(guī)則檢查信號(hào)線的長(zhǎng)度和信號(hào)的頻率是否構(gòu)成諧振，即當(dāng)布