數(shù)字邏輯電路與系統(tǒng)設計習題答案

第1章習題及解答將下列二進制數(shù)轉(zhuǎn)換為等值的十進制數(shù)。TOC\o"1-5"\h\z（1） （ 11011 ） 2（3） （ 1101101 ）2（5） （）2（7） （）2題解：（1） （11011）2=（27）10（3） （1101101）2=（109）10（5） （）2=（）10TOC\o"1-5"\h\z2） （） 24） （） 2（6）（）2（8）（）2（2） （） 2 =（151） 10（4） （） 2 =（255） 106）（）2=（）107）（）2 =（）108）（）2=（） 10將下列二進制數(shù)轉(zhuǎn)換為等值的十六進制數(shù)和八進制數(shù)。（1） （1010111）2 （2） （1）2（3） （）2 （4）（）2題解：（1） （1010111）2=（57）16=（127）8（2） （0）2=（19A）16=（632）8（3） （） 2=（）16=（）8（4） （） 2=（2C.61）16=（） 8將下列十進制數(shù)表示為 8421BC加。+13-9 +13-9 （3）+3 （4）-8（1）（43）10（2）（）（3）（）10（4）（）10題解：（1）（43）10=（01000011）8421BCD（2）（）10=（.00010010）8421BCD（3）（）10=（） 8421BCD（4）（）10=（.0001）8421BCD將下列有符號的十進制數(shù)表示成補碼形式的有符號二進制數(shù)。題解：(1) +13=(01101)2 (2)-9 =(10111)2(3) +3=(00011)2 (4)-8=(11000)2用真值表證明下列各式相等。(1)ABBABAB(2) ABCABAC(3) ABC ABC(4) ABAC ABAC題解：(1) 證明ABB ABABA BABBABAB0 0000 1111 0111 111(2) 證明ABCABACABCABCABAC0 0 0000 0 1000 1 0000 1 1001 0 0001 0 1111 1 0111 1 100 (3) 證明ABCABCABCABCABC0 0 0110 0 1000 1 0110 1 10010000101001101111100證明ABACABACABCABACABAC0001100100010110110010011101111100011100用邏輯代數(shù)公式將下列邏輯函數(shù)化成最簡與或表達式。FABACBCACDFAACACDD(3)fbdddbcAdb(4)FABCADBCD⑸FACBCBACFABBC題解：FABACBCACDABCFAACACDDACDFBDDDBCADBDABBCFABCADBCDABCD⑸FACBCBACACBC(6)FABBCABBCAC或ABBCAC用卡諾圖將下列邏輯函數(shù)化成最簡與或表達式。(3)(3)FABCBCDABD(1)ABCDABCACD且ABCD0(2)AcaB且A,B,C不能同時為0或同時為1(3)A,B,Cm3,5,6,7d2,4(4)A,B,C,Dm0,4,6,8,13d1,2,3,9,10,11(5)A,B,C,Dm0,1,8,10d2,3,4,5,11(6)A,B,C,Dm3,5,8,9,10,12d0,1,2,13題解：(1)ABCDABCACD且ABCD0(2)(3)(4)(5)(6)BADACACABA,B,CA,B,C,DADACDA,B,C,DBDABA,B,C,DBDAB且A,B,C不能同時為0或同時為1m3,5,6,7m0,4,6,8,13m0,1,8,10d2,4d1,2,3,9,10,11d2,3,4,5,11或FBDACm3,5,8,9,10,12d0,1,2,13CDAC將下列邏輯函數(shù)化簡為或非一或非式。(1)ABCBC(2)ACABCABC(4)F(A,B,C,D)m0,2,3,8,9,10,11,13題解：(1)FABCBCF B C AC BC或 FBCBCAB(2)FACABCABCF B C AC ABCFA,B,C,Dm0,1,8,9,10F B C D A CF(A,B,C,D)m0,2,3,8,9,10,11,13F A C D B C BD第2章習題及解答判斷圖所示電路中各三極管的工作狀態(tài)，并求出基極和集電極的電流及電壓。+6V+6V圖題解：(a)三極管為放大狀態(tài)；設VCES0.3V有：IB6070.106mAIC0.106505.3mA50VB0.7V VC6.7V(b)三極管為飽和狀態(tài);VB 0.7VVc Vces 0.3VVB 0.7VVc Vces 0.3VIB/0.177mA

30試畫出圖中各門電路的輸出波形，輸入, 60.3.門aIC 1.9mA3AB的波形如圖中所示。F2F3TB題解:指出圖中各TTL門電路的輸出為什么狀態(tài)（高電、低電平或高阻態(tài)）？題解:Fi0;F21;F31;F40;F5為高阻；F6為高阻；F7 1;F8 0。在圖各電路中，每個輸入端應怎樣連接，才能得到所示的輸出邏輯表達式。ABCDABCD題解:&>1A_B -C D 0 0F3ABCDB試寫出圖所示CMOSI路的輸出邏輯表達式。(a) (b)圖題解：F1ABAB；F2ABA_B試寫出圖中各NMO$］電路的輸出邏輯表達式。圖題解：F1AOB;F2ABC；F3EBDACEABCD試說明下列各種門電路中哪些可以將輸出端并聯(lián)使用 (輸入端的狀態(tài)不一定相同)。(1)具有推拉式輸出級的TTL電路；(2)TTL電路的0C0；(3)TTL電路的三態(tài)輸出門；(4)普通的CMOS1;(5)漏極開路輸出的CMOS1;(6)CMOS電路的三態(tài)輸出門。題解：⑴、(4)不可以；(2)、(3)、(5)、(6)可以。第3章習題及解答FF1ABCF2ABBCAC分析圖所示電路的邏輯功能， 寫出輸出邏輯表達式，列出真值表，說明電路完成何種邏輯功臺匕目匕。ABF圖ABF圖題解：根據(jù)題意可寫出輸出邏輯表達式，并列寫真值表為:3.2分析圖所示電路的邏輯功能，寫出輸出3.2分析圖所示電路的邏輯功能，寫出輸出Fi和F2的邏輯表達式，列出真值表，說明電路FABABABF001該電路完成同或功能010100111完成什么邏輯功能。ABCFi圖ABCFi圖題解：根據(jù)題意可寫出輸出邏輯表達式為:列寫真值表為:ABCF1F20000000110010100110110010101011100111111該電路構(gòu)成了一個全加器。寫出圖所示電路的邏輯函數(shù)表達式，其中以 S3、S2、Si、&作為控制信號，A,B作為數(shù)據(jù)輸入，列表說明輸出Y在S3?So作用下與A、B的關(guān)系。圖題解：由邏輯圖可寫出Y的邏輯表達式為：YS3ABS2ABGBS0BA圖中的S3、&、Si、So作為控制信號，用以選通待傳送數(shù)據(jù) A、B,兩類信號作用不同,分析中應區(qū)別開來，否則得不出正確結(jié)果。由于&、&、S、So共有16種取值組合,因此輸出Y和A、B之間應有16種函數(shù)關(guān)系。列表如下：設計一個含三臺設備工作的故障顯示器。要求如下：三臺設備都正常工作時，綠燈亮；僅一臺設備發(fā)生故障時，黃燈亮；兩臺或兩臺以上設備同時發(fā)生故障時，紅燈亮。題解：設三臺設備為A、B、C,正常工作時為1,出現(xiàn)故障時為0;Fi為綠燈、F2為黃燈、F3為紅燈，燈亮為1,燈滅為0。根據(jù)題意可列寫真值表為：ABCF1F2F3000001001001010001011010100001101010110010111100求得F1、F2、F3的邏輯表達式分別為:F1ABC;F2ABCABCABC;F3ABBCAC根據(jù)邏輯表達式可畫出電路圖（圖略） 。設計一個組合邏輯電路，該電路有三個輸入信號ABC三個輸出信號XYZ,輸入和輸出信號均代表一個三位的二進制數(shù)。電路完成如下功能：當輸入信號的數(shù)值為 0, 1, 2,3時，輸出是一個比輸入大 1的數(shù)值；當輸入信號的數(shù)值為 4, 5, 6,7時，輸出是一個比輸入小 1的數(shù)值。題解：根據(jù)題意可列寫真值表為：ABCXYZ000001001010010011011100100011101100110101111110寫出邏輯表達式為：XABBCACYABCZC根據(jù)邏輯表達式可畫出電路圖（圖略） 。試用與非門設計一個組合電路，該電路的輸入 X及輸出Y均為三位二進制數(shù)，要求：當0WXW3時，丫=為當4WXW6時，Y=X+1,且X>6。題解：因為X和丫均為三位二進制數(shù)，所以設X為x2x1x0,丫為y2yly0,其中x2和y2為高位。根據(jù)題意可以列寫真值表如下：又2x1x0y2y1y。000000001001010010011011100101101110110111111XXX化簡后得到y(tǒng)2yly0分別為y2X2yiy2X2yiXi X2X0y0X2X0 X2X0因為要用與非門電路實現(xiàn)，所以將 y2yly0寫成與非一與非式:y2X2y2X2yiXi X2X0 XiX2X0y0X2X0 X2X0 X0X2X0X2X2X0y0根據(jù)邏輯表達式可畫出電路圖（圖略）設A和B分別為一個2位二進制數(shù)，試用門電路設計一個可以實現(xiàn) Y=AXB的算術(shù)運算電路。題解：根據(jù)題意設A=aao；B=bibo；Y=y3y2yiy。,列出真值表為aicbbib0y3y2yiV。aCobiboy3y2yiyo00000000i0000000000i0000i00i00i000i00000i0i00i0000ii0000i0ii0ii00i000000ii0000000i0i000iii0i00ii0ii000i0iii00ii00iii00iiiiiii00i分別求出y3,y2,yi,y0的表達式為:y3aiaobiy3aiaobiboY2aQaoboYiaib0a0bi a0bia1b0y0a0b0根據(jù)邏輯表達式可回出電路圖（圖略）判斷邏輯函數(shù)FABDBDABCABC,判斷邏輯函數(shù)FABDBDABCABC,當輸入變量ABCD按0110 1100,1111 1010,0011 0110變化時，是否存在靜態(tài)功能冒險。題解：畫出邏輯函數(shù)F的卡諾圖如圖所示：0 和0 ,由于變化前、后穩(wěn)態(tài)輸出相同，都為1,而且對應中間狀態(tài)的輸出也為1,故此變化不存在靜態(tài)功能冒險。(2)同理從1111到1010經(jīng)歷的兩條途徑存在1冒險；而 不存在靜態(tài)功能冒險。(3)從0011到0110經(jīng)歷的兩條途徑00 10和00 10,都會產(chǎn)生0冒險。第4章習題及解答用門電路設計一個4線一2線二進制優(yōu)先編碼器。編碼器輸入為 A3A2A1A0,吊3優(yōu)先級最高，A0優(yōu)先級最低，輸入信號低電平有效。輸出為 Y1Y0,反碼輸出。電路要求加一G輸出端，以指示最低優(yōu)先級信號A。輸入有效。題解：根據(jù)題意，可列出真值表，求表達式，畫出電路圖。其真值表、表達式和電路圖如圖題解所示。由真值表可知GA3A2A1A0。丫0 A3A2 A3A1A丫0 A3A2 A3A1A3A2A1A0丫1(c)編碼器電路圖試用3線一8線譯碼器所示。TOC\o"1-5"\h\zA3A2A1A0YiY0G0 0 0 0 0 0 00 0 0 1 0 0 00 0 1 0 0 0 00 0 1 1 0 0 00 1 0 0 0 0 00 1 0 1 0 0 00 1 1 0 0 0 00 1 1 1 0 0 01 0 0 0 0 1 01 0 0 1 0 1 01 0 1 0 0 1 01 0 1 1 0 101 1 0 0 1 0 01 1 0 1 1 0 01 1 1 0 1 1 11 1 1 1 1 1 0(a)真值表(b)求輸出表達式圖題解4.174138擴展為5線—32線譯碼器。譯碼器74138邏輯符號如圖(a)題解：5線―32線譯碼器電路如圖題解所示。BIN/OCTAoAiA2A3A4ENGiG2AG2AG2B.? □G1G2BG1YoENBIN/OCTENY Y15BIN/OCTENBIN/OCTENS-^16Y23Y Y24圖題解4.374138功能表如表所示。寫出圖所示電路輸出Fi和F274138功能表如表所示。BIN/OCTEN1&.2345674138圖P4.5題解：由題圖可得：Fi（C,B,A） m（0,2,4,6）AF2（C,B,A） m（1,3,5,7） A試用一片4線一16線譯碼器74154和與非門設計能將8421BC加轉(zhuǎn)換為格雷碼的代碼轉(zhuǎn)換器。譯碼器74154的邏輯符號如圖所示。解：設4位二進制碼為B3B2B1B0,4位格雷碼為R3R2RR0解：設4位二進制碼為R3(B3,BR3(B3,B2,B1,B0)R2(B3，B2，B1，B0)R1(B3,B2,B1,B0)R0(B3,B2,B1,Bo)m(8~15)B3m(4~11)m4m5m6m7m8m9m10m11m(2~5,10~13)m2m3m4m5m10mnm12ml3m(1,2,5,6,9,10,13,14) m1m2m5m6m9m10m13m14則將譯碼器74154使能端均接低電平，碼輸入端從高位到低位分別接 B3、B2、B1、B0,根據(jù)上述表達式，在譯碼器后加3個8輸入端與非門，可得R2、R1、R0,R3可直接輸出。（圖略）試用8選1數(shù)據(jù)選擇器74151實現(xiàn)下列邏輯函數(shù)。試用8選1數(shù)據(jù)選擇器⑴F(A,B,C)m(2,4,5,7)⑵F(A,B,C)M(0,6,7)⑶F(A,B,C)(Ab)(BC)(4)F(A,B,C,D)bcacdacdAbcdabcd⑸F(A,B,C,D)m(0,2,3,5,6,7,8,9) d(10:15)題解：如將A、B、C按高低位順序分別連接到數(shù)據(jù)選擇器 74151的地址碼輸入端，將數(shù)據(jù)選擇器的輸出彳^為函數(shù)值F。則對各題，數(shù)據(jù)選擇器的數(shù)據(jù)輸入端信號分別為： （注意，數(shù)據(jù)選擇器的選通控制端ST必須接有效電平，圖略）⑴ Do D1D3D6 0,D2D4⑴ Do D1D3D6 0,D2D4D5 D7 1⑵DoD6D7 0,DiD2D3D4D5 1DoD2D3 D6 0,Di D4D5D7 1⑷Do D5 D,DiD4 D,D2 D6 1,D3 D7 0⑸DoD,D2D,DiD3 D4 1,D5 D6 D7 0或1圖為4線-2線優(yōu)先編碼器邏輯符號，其功能見圖（a）真值表。試用兩個4線-2線優(yōu)先編碼器、兩個2選1數(shù)據(jù)選擇器和一個非門和一個與門， 設計一個帶無信號編碼輸入標志的8線-3線優(yōu)先編碼器。圖P4.11題解：由圖（a）真值表可見，當編碼器無信號輸入時， EO1,因此可以利用EO的狀態(tài)來判斷擴展電路中哪一個芯片有編碼信號輸入。所設計電路如圖題解所示，由電路可見，當高位編碼器（2）的EO0時，表示高位編碼器（2）有編碼信號輸入，故選通數(shù)據(jù)選擇器的0通道，將高位編碼器（2）的碼送到丫丫0端；當高位編碼器（2）的EO1時，表示高位編碼器（2）無編碼信號輸入，而低位編碼器（1）有可能有編碼信號輸入，也可能無編碼信號輸入，則將低位編碼器（ 1）的碼送到Y(jié)Y0端（當無編碼信號輸入輸入時，YY。00）。編碼器輸出的最高位碼，由高位編碼器（ 2）的EO信號取反獲得。由電路可見，EOy1表示無編碼信號輸入。圖題解4.11試用一片3線一8線譯碼器74138和兩個與非門實現(xiàn)一位全加器。 譯碼器74138功能表如表所示。題解：全加器的輸出邏輯表達式為：S（A,Bi,Ci1）（入目ABi）Ci1（A@ABi）Ci1 m（1,2,4,7）Ci(A,B,Ci1)(ABABi)Ci1ABi m(3,5,6,7)

式中，A、Bi為兩本位加數(shù)，G1為低位向本位的進位，S為本位和， Ci為本位向高位的進位。根據(jù)表達式，所設計電路如圖題解所示。ABiCi-i1BIN/OCT0ABiCi-i1BIN/OCT01122434O6G6Si5&EN67&Ci74138圖題解4.134.15 寫出圖所小電路的輸出最小項之和表達式。ab1F(a,b,c,d)圖ab1F(a,b,c,d)圖P4.15題解：S(abab)CI(abab)CIababCO(abab)CIababab=abD0SCO(abab)(abab)D15D2COD3COF(a,b,c,d)m(1,3,5,6,9,10,12,14)試完善圖所示電路設計，使電路輸出為帶符號的二進制原碼。題解：由于加減器的輸入均為二進制正數(shù)，所以，當S1電路作加法時，輸出一定為正，這時圖中的C4表示進位。當S0時，電路作減法運算，電路實現(xiàn) (P)2(Q)2功能。由例分析可知，當(P)2(Q)20時，C41,電路輸出Y4XY2Y1即為原碼；當(P)2(Q)20時，C40,應將電路輸出Y4YY2Y取碼，使其成為原碼。設電路符號位為 F,進位位為Z5,可寫出F和

Y5的表達式為FSC4,Y5SCY5的表達式為FSC4,Y5SC40當F」ENMUXS ~G1nrQi7483 7483Q2Q3Q4PiP2P3PQi7483 7483Q2Q3Q4PiP2P3P4JI1.l1-r74157CIYiY2Y3Y4&&乙^z乙4f圖題解4.17*試用兩片4位二進制加法器7483和門電路設計一個8421BC加減法器，要求電路輸出為帶符號的二進制原碼。7483的邏輯符號如圖（b）所示。（提示：BCD碼減法和二進制減法類似，也是用補碼相加的方法實現(xiàn)，但這里的補碼應是 10的補，而不是2的補。求補電路可用門電路實現(xiàn)）題解：（解題思路）首先利用兩片4位二進制加法器7483和門電路設計一個BC加加法器（見例）。由于用加法器實現(xiàn)減法運算，須對輸入的減數(shù)取 10的補，另外，還須根據(jù)BC加加法器的進位信號的狀態(tài)來決定是否對 BC加加法器輸出信號進行取補。所設計的電路框如圖題解所示。圖中，A為被減數(shù)，B為減數(shù)，Y為差的原碼，G為符號位。com10s為求10的補碼電路，該電路可根據(jù)10的補碼定義，通過列真值表，求邏輯表達式，然后用門電路或中規(guī)模組合電路（如譯碼器）實現(xiàn)。bcdsum為BCD碼加法器，可利用例結(jié)果，也可自行設計。selcom10s為判斷求補電路，當bcdsum輸出進位信號C為1時，表示結(jié)果為正， YS;當C為0時，表示結(jié)果為負，Y應是S的10的補碼，利用com10s電路和數(shù)據(jù)選擇器，很容易完成該電路設計。（電路詳解略）

圖題解4.19bcdsumselcom10s試用一片雙4選1數(shù)據(jù)選擇器74HC4539和一片3線-8線譯碼器74138構(gòu)成一個3位并行圖題解4.19bcdsumselcom10s數(shù)碼比較器。要求：電路輸入為兩個3位二進制數(shù)，輸出為1位，當輸入兩數(shù)相同時，輸出為0,不同時輸出為1。數(shù)據(jù)選擇器74HC4539功能表見圖（b）所示，譯碼器74138功能表如表所示。題解：首先將雙4選1數(shù)據(jù)選擇器74HC4539連接成8選1數(shù)據(jù)選擇器，如圖所示。 8選1數(shù)據(jù)選擇器和 3線-8線譯碼器74138構(gòu)成的并行數(shù)碼比較器如圖題解所示。圖中，AA2AA0和BB2B1B0為兩個需比較的二進制數(shù)， A被加到數(shù)據(jù)選擇器的地址輸入端，B被加到譯碼器的輸入端，容易看出，當 A2A1AoB2B1B0時，數(shù)據(jù)選擇器的輸出F0；當A2AA0B2B1B0時，F(xiàn)1。012bombBIN/OCT012bomb011224345&EN67012AAA圖題解4.23試用一片4位數(shù)值比較器74HC85構(gòu)成一個數(shù)值范圍指示器，其輸入變量 ABCM8421BCD

碼，用以表示一位十進制數(shù)X。當X5時，該指示器輸出為1。否則輸出為0。74HC85012AAA圖題解4.23題解：該題最簡單的解法是利用 4位數(shù)值比較器74HC85將輸入的8421BCD碼與4比較，電路圖如圖題解所示。*F圖題解*F圖題解4.25試用4位數(shù)值比較器74HC85和邏輯門，設計一個能同時對3個4位二進制數(shù)進行比較的數(shù)值比較器，使該比較器的輸出滿足下列真值表要求（設3個二進制分別為：X（X3X2XiXo）2,Y（y3y2丫1丫0）2,Z（Z3Z2ZlZ0）2。74HC85功能表如表所示。表P4.27條件foflf2f3f4f5f6 f7XYZ10000000XZY01000000YXZ00100000YZX00010000ZXY00001000ZYX00000100XYZ00000010其它情況00000001題解：首先用3個數(shù)值比較器74HC85分別完成X和Y、X和Z、丫和Z之間的比較，比較的結(jié)果有3的結(jié)果有3組，分別是F（X丫），F(xiàn)（X丫），F(xiàn)(XY)，F(xiàn)(XZ)，F(xiàn)(XZ)，F(xiàn)(XZ)，F(xiàn)(YZ)，F(xiàn)(YZ)，F(xiàn)(YZ)利用這3組結(jié)果，根據(jù)題目要求，力口8個門電路，可完成電路設計。電路圖如圖題解所示。圖題解圖題解4.29fof61A>BA=BA<BA>BA=BA<BA>BA=BA<B0A>BA=BBA<B30A>BA=BBA<B3zTA'T0A>BA=BBA<B3zTfof61A>BA=BA<BA>BA=BA<BA>BA=BA<B0A>BA=BBA<B30A>BA=BBA<B3zTA'T0A>BA=BBA<B3zTA'T0X3X0 y3V。X3X0 Z3ZoV3y0 Z3Zo圖題解4.27試用兩片74HC382ALUK片連成8位減法器電路。74HC382的邏輯符號和功能表如圖所示。題解：兩片74HC382AL的片連成8位減法器電路如圖題解所示。 圖中ALU(1)為低位芯片，ALU(2)為高位芯片，要實現(xiàn)減法運算，選擇碼 必須為001,低位芯片的。輸入必須為0。0123FFFF2YM+4RLCOVAAAABBBB+4R0123FFFF2YM+4RLCOVAAAABBBB+4R4567NVFFFFcO習題請根據(jù)圖所示的狀態(tài)表畫出相應的狀態(tài)圖，其中X為外部輸入信號,習題請根據(jù)圖所示的狀態(tài)表畫出相應的狀態(tài)圖，其中X為外部輸入信號,Z為外部輸出信號,ABCD是時序電路的四種狀態(tài)。題解:QF口Q對應的輸出波形。在圖所示RQF口Q對應的輸出波形。題解:圖題解在圖所示的門控D鎖存器中，已知5口D端的波形如圖所示，試畫出QF口Q對應的輸出波形。

題解:題解:圖題解已知主從RS觸發(fā)器的邏輯符號和CLKS、R端的波形如圖所示，試畫出Q端對應的波形(設觸發(fā)器的初始狀態(tài)為 0)。S1S」QS1S」Q QCLK—C11R」Q電—CRQCLKS題解：R 圖CLKSRQ圖題解圖為由兩個門控RS鎖存器構(gòu)成的某種主從結(jié)構(gòu)觸發(fā)器，試分析該觸發(fā)器邏輯功能，要求:(1)列出特性表；(2)寫出特性方程；(3)畫出狀態(tài)轉(zhuǎn)換圖；(4)畫出狀態(tài)轉(zhuǎn)換圖。圖題解題解：(1)特性表為：CLKXYQn+1QXXXQnX0o-TL

001100000110010110111001111011_TL-TL（2）特性方程為：Qn1XQnYQn（3）狀態(tài)轉(zhuǎn)換圖為：X=1圖題解（3）（4）該電路是一個下降邊沿有效的主從 JK觸發(fā)器。在圖（a）中，F(xiàn)Fi和FF2均為負邊沿型觸發(fā)器，試根據(jù)（b）所示CLK和X信號波形，畫出Q、Q的波形（設FFi、FF2的初始狀態(tài)均為0）。CLK- X _題解:

Q2圖題解試畫出圖所示電路在連續(xù)三個 CLK信號作用下Q及Q2圖題解試畫出圖所示電路在連續(xù)三個 CLK信號作用下Q及Q端的輸出波形(設各觸發(fā)器的初始狀態(tài)均為0)。FF1 FF2Qi-1JQ辦C1-1KQ1CLK 1JQ-1KQaQ2 圖題解試用邊沿D觸發(fā)器構(gòu)成邊沿T觸發(fā)器。題解：D觸發(fā)器的特性方程為： Qn1DT觸發(fā)器的特性方程為： Qn1TQn所以，DTQn請分析圖所示的電路，要求：(1)寫出各觸發(fā)器的驅(qū)動方程和輸出方程；(2)寫出各觸發(fā)器的狀態(tài)方程；(3)列出狀態(tài)表；(4)畫出狀態(tài)轉(zhuǎn)換圖。CLKXZ圖題解：(1)驅(qū)動方程為：JoXQKo1;JCLKXZ圖題解：(1)驅(qū)動方程為：JoXQKo1;J1XQ0 K1X；輸出方程為：Z XQin(2)各觸發(fā)器的狀態(tài)方程分別為：Q01XQinQn； Qin XQO'Q/nXQn(3)狀態(tài)表為：(4)狀態(tài)轉(zhuǎn)換圖為:XQ1nQ0nQn+1Q0n+1Z000000001000010000011000100010101100110101111101QiQoX/Z圖題解(4)請分析圖所示的電路，要求：(1)寫出各觸發(fā)器的驅(qū)動方程;(2)寫出各觸發(fā)器的狀態(tài)方程；(3)列出狀態(tài)表；(4)畫出狀態(tài)轉(zhuǎn)換圖(要求畫成QQQ-)。圖圖題解:(1)驅(qū)動方程為:JiJ2J3KJiJ2J3Q3回 K2Qin.Q；Qin K3Qin.(2)各觸發(fā)器的狀態(tài)方程分別為：Qini Qin;q；1 QnQnQin Q；Qin;Q「Q3nQ21Qin Q；Qin;(4)狀態(tài)轉(zhuǎn)換圖為:(3)(4)狀態(tài)轉(zhuǎn)換圖為:QnQ2nQinQn+iQ2n+iQin+i00000i00i0i00i00ii0iii00i00i0ii0i000ii0iiiiii000Q3Q2Qi ，iii-ii0000 ^00i ^0i0 ^0ii >i00 3ioi圖題解(4)卜圖是某時序電路的狀態(tài)圖，該電路是由兩個 D觸發(fā)器FFi和FFo組成的，試求出這兩個觸發(fā)器的輸入信號D和D)的表達式。圖中A為輸入變量。題解:圖題解所以，這兩個觸發(fā)器的輸入信號 D和D0的表達式分別為：DiAQnQ01D0AQinAQ0試用JK觸發(fā)器和少量門設計一個模6可逆同步計數(shù)器。計數(shù)器受X輸入信號控制，當X=0時，計數(shù)器做加法計數(shù)；當X=1時，計數(shù)器做減法計數(shù)。題解：由題意可得如下的狀態(tài)圖和狀態(tài)表：分離Q；1、Q；1、Q；1的卡諾圖，得Q21Q：所以,_n1Q2XQ1nQ0Q21Q：所以,_n1Q2XQ1nQ01 XQ1nQ； Q；XQ2M XQ21Qon Q1nJ2n-n—nnXQ1Q0 XQ1nQ01J1—Tn_n_n二nXQ2Q0 XQ2Q0q；XQ0nxq； q；XQnXQ01 Q1nK2 xq0XQ0nXq；K1 xq；XQ0nXQ01_n1QiJ0K0 1電路能自啟動。（圖略）注：答案不唯一第6章題解:試用4試用4個帶異步清零和置數(shù)輸入端的負邊沿觸發(fā)型JK觸發(fā)器和門電路設計一個異步余3BCD碼計數(shù)器。題解：余3BCD碼計數(shù)器計數(shù)規(guī)則為：0011—0100一…一1100—0011一…，由于采用異步清零和置數(shù)，故計數(shù)器應在1101時產(chǎn)生清零和置數(shù)信號，所設計的電路如圖題解所示。3CLK圖題解6.13CLK圖題解6.1試用D觸發(fā)器和門電路設計一個同步 4位格雷碼計數(shù)器。題解：根據(jù)格雷碼計數(shù)規(guī)則，計數(shù)器的狀態(tài)方程和驅(qū)動方程為n1 nn nn nnnQ3 D3 Q3Qo Q3Q1Q2Q1 Qon1 nn nn nn—nQ2 D2 Q2Q0 Q2Q1Q3Q1 Qon1 nnnnnn—nnQ1 D1 Q1Qo Q3Q2Q0Q3 Q2Q0nnnnnnnnnnnnD0Q3Q2Q1 Q3Q2Q1 Q3Q2Q1 Q3Q2Q1按方程畫出電路圖即可，圖略。6.5試用4位同步二進制計數(shù)器741636.5試用4位同步二進制計數(shù)器題解：可采取同步清零法實現(xiàn)。電路如圖題解所示。圖題解6.5圖題解6.5試用4位同步二進制計數(shù)器74163和門電路設計一個編碼可控計數(shù)器，當輸入控制變量M=0時，電路為8421BCM十進制方十數(shù)器,M=1時電路為5421BCM十進制方十數(shù)器,5421BCD碼計數(shù)器狀態(tài)圖如下圖所示。 74163功能表如表所示。Q3Q2Q1Q00000—0001—0010—0011—0100t 11100―1011^-1010—1001—1000圖P6.7題解：實現(xiàn)8421BCD碼計數(shù)器，可采取同步清零法；5421BC加計數(shù)器可采取置數(shù)法實現(xiàn),

分析5421BC加計數(shù)規(guī)則可知，當Q21時需置數(shù)，應置入的數(shù)為： D3D2D1D0Q3000。加入控制信號M,即可完成電路設計。電路如圖題解所示。0 0 01CLKM圖題解0 0 01CLKM圖題解6.76.9試用同步十進制計數(shù)器74160和必要的門電路設計一個 365進制計數(shù)器。要求各位之間為十進制關(guān)系。74160功能表如表所示。題解：用3片74160構(gòu)成3位十進制計數(shù)器，通過反饋置數(shù)法，完成365進制計數(shù)器設計。電路如圖題解所示。圖題解6.9圖所示電路是用二一十進制優(yōu)先編碼器 74147和同步十進制計數(shù)器74160組成的可控制分頻器。已知CLK端輸入脈沖的頻率為 10KHz，試說明當輸入控制信號 A,B,C,D,E,F,GH,I分別為低電平時，Y端輸出的脈沖頻率各為多少。優(yōu)先編碼器 74147功能表如表所示，74160功能表如表所示。CLKABCDEFGHIHPRI/BCD

7414711a22CLKABCDEFGHIHPRI/BCD

7414711a22A34x48?56789DoD1D2D3TC=9ENTCTRDIV10ENP74160LDC CLR圖P6.1110解：當A0時，74160構(gòu)成模9計數(shù)器，Y端輸出頻率為一KHz;9當B0時，74160構(gòu)成模8計數(shù)器，Y端輸出頻率為10KHz;8當C0時，74160構(gòu)成模7計數(shù)器，Y端輸出頻率為107KHz;當D0時，74160構(gòu)成模6計數(shù)器，Y端輸出頻率為106KHz;當E0時，74160構(gòu)成模5計數(shù)器，Y端輸出頻率為105KHz;當F0時，74160構(gòu)成模4計數(shù)器，Y端輸出頻率為104KHz;當G0時，74160構(gòu)成模3計數(shù)器，Y端輸出頻率為103KHz;當H0時,74160構(gòu)成模2計數(shù)器，Y端輸出頻率為102KHz;當I0時，74160循環(huán)置9,Y端輸出頻率為0Hz;試用D觸發(fā)器、與非門和一個2線一4線譯碼器設計一個4位多功能移位寄存器，移位寄存器的功能表如圖所示。SaSb功能00右移01左移10同步清零11同步置數(shù)圖P6.13題解：以i單元示意（左側(cè)為i-1單元，右側(cè)為i+1單元），示意圖如圖題解所示。

Qi圖題解6.13參照串行累加器示意圖(見圖)，試用4片移位寄存器79194、一個全加器和一個D觸發(fā)器設計一個8位累加器，說明累加器的工作過程，畫出邏輯圖。移位寄存器79194功能表如表所示。題解：8位串行累加器電路如圖題解所示。累加器的工作過程為：首先通過清零信號使累加器清零，然后使SaSb11,電路進入置數(shù)狀態(tài)，這時可將第一組數(shù)送到并行數(shù)據(jù)輸入端，在CLK脈沖作用下，將數(shù)據(jù)存入右側(cè)輸入寄存器中。其后，使電路改變成右移狀態(tài)(SaSb01),在連續(xù)8個CLK脈沖作用后，輸入寄存器中的數(shù)據(jù)將傳遞到左側(cè)輸出寄存器中。接著可并行輸入第2組數(shù)據(jù)，連續(xù)8個CLK移位脈沖作用后，輸出寄存器的數(shù)據(jù)將是前兩組數(shù)據(jù)之和。以此往復，實現(xiàn)累加功能。并行輸出高4位串行輸出并行輸出低4位試用移位寄存器79194和少量門設計一個能產(chǎn)生序列信號為 00001101的移存型序列信號發(fā)生器。移位寄存器79194功能表如表所示。并行輸出高4位串行輸出并行輸出低4位試用移位寄存器79194和少量門設計一個能產(chǎn)生序列信號為 00001101的移存型序列信號發(fā)生器。移位寄存器79194功能表如表所示。題解:(1)電路按下列狀態(tài)變換(Q0Q1Q2Q3):0000一0001—0011—0110—1101—1010—0100—1000—0000(2)使74194工作在左移狀態(tài)(Sa=1,Sb=0)若考慮自啟動，DslQ0Q1Q2Q0Q2Q3(結(jié)果不唯一)，電路圖如圖題解所示。圖題解6.17101CLK試分析圖所示電路，畫出完整狀態(tài)轉(zhuǎn)換圖，說明這是幾進制計數(shù)器，能否自啟動？移位寄存器79194功能表如表所示。題解：狀態(tài)轉(zhuǎn)換圖如圖題解所示?？梢姡@是一個能自啟動的模 7計數(shù)器。Q0QQ0Q1Q2Q30010--100101000110--10110000--1000--1100--1110--1101--1010-—01010110--10110001--0011—0111-—1111圖題解6.19CLK輸入圖P6.18CLK圖P6.19CLK輸入圖P6.18CLK圖P6.19110習題若某存儲器的容量為1Mx4位，則該存儲器的地址線、數(shù)據(jù)線各有多少條？題解：該存儲器的地址線有10條，數(shù)據(jù)線有2條。某計算機的內(nèi)存儲器有32位地址線、32位并行數(shù)據(jù)輸入、輸出線，求該計算機內(nèi)存的最大容量是多少？題解：該計算機內(nèi)存的最大容量是232X32位。已知ROM勺數(shù)據(jù)表如表所示，若將地址輸入 A3、A、A1和A）作為3個輸入邏輯變量，將數(shù)據(jù)^^出F3、F2、R和F0作為函數(shù)輸出，試寫出輸出與輸入間的邏輯函數(shù)式。

AAA1AF3F2F1F000000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000題解：F3 m(8~15)AF2 m(4~11)A3A2A3A2A3 A2F1 m(2~5,10~13)A2AA2AA2AFi m(125,6,9,10,13,14)人與AA0AA請用容量為1KX4位的Intel2114芯片^^成4Kx4位的RAM要求畫出電路圖。題解:

圖題解已知4輸入4輸出的可編程邏輯陣列器件的邏輯圖如圖所示，請寫出其邏輯函數(shù)輸出表達式。圖圖題解:FoAoAA°AFiFoAoAA°AFiA1A2A1A2F2A2A3A2A3F3A3假設GAL器件的結(jié)構(gòu)控制字取值分別為：SYN1,AC0 0,AC1(n)0,XOR(n)0,請畫出OLMC(n)的等效電路圖。題解：當GAL器件的結(jié)構(gòu)控制字取值分別為： SYN1,AC00,AC1(n)0,XOR(n)0時，畫出OLMCT作在純組合輸出模式，低電平輸出有效，其等效電路如圖題解所示。CK OE1-LFiP00EN11-LFiP00EN1來自鄰級

輸田(m)CK OE圖題解請問CPLD的基本結(jié)構(gòu)包括哪幾部分？各部分的功能是什么？題解：CPLD產(chǎn)品種類和型號繁多，雖然它們的具體結(jié)構(gòu)形式各不相同，但基本結(jié)構(gòu)都由若干個可編程的邏輯模塊、輸入 /輸出模塊和一些可編程的內(nèi)部連線陣列組成。如Lattice公司生產(chǎn)的在系統(tǒng)可編程器件 ispLSI1032,主要由全局布線區(qū)(GRP、通用邏輯模塊(GLB、輸入/輸出單元(IOC)、輸出布線區(qū)(ORP和時鐘分配網(wǎng)絡(CDN構(gòu)成。全局布線區(qū)GRPfi于器件的中心，它將通用邏輯塊 GLB的輸出信號或I/O單元的輸入信號連接到GLB的輸入端。通用邏輯塊GLB位于全局布線區(qū)GRPW四周，每個GLB相當于一個GAL器件。輸入/輸出單元IOC位于器件的最外層，它可編程為輸入、 輸出和雙向輸入/輸出模式。輸出布線區(qū)OR幅介于GLB和IOC之間的可編程互連陣列J, 以

連接GLB輸出到IOC。時鐘分配網(wǎng)絡CDNIT生5個全局時鐘信號，以分配給GLB和IOC使用。若用XC4000系列的FPG湍件實現(xiàn)4線-16線譯碼器，請問最少需占用幾個 CLB?題解：最少需占用8個CLR第一個CLB可以完成任意兩個獨立4變量邏輯函數(shù)或任意一個5變量邏輯函數(shù)，產(chǎn)生兩個輸出。而4線-16線譯碼器由4個輸入變量產(chǎn)生16個輸出變量，那么8個CLB的GF組合邏輯函數(shù)發(fā)生器的輸入端均共用譯碼器的 4個輸入變量，而每個CLB則分別完成譯碼器的16個輸出變量中的2個輸出。具體實現(xiàn)如圖題解。圖題解第8章習題及解答在圖(a)用5G555定時器接成的施密特觸發(fā)電路中，試問:(1)當Vcc12V時，而且沒有外接控制電壓時， Vt+、Vt-和Vt各為多少伏？(2)當Vcc10V時，控制電壓Vco6V時，%、”和Vt各為多少伏？TOC\o"1-5"\h\z2 1題解：⑴ VT —V 8V, VT -VCC 4V, Vt Vt V4V；\o"CurrentDocument"3 3⑵VT1.. …⑵VTVCO 6V ， VT 二VCO 3V , VT VT VT 3V 。圖(a)為由5G555構(gòu)成的單穩(wěn)態(tài)觸發(fā)電路，若已知輸入信號V的波形如圖(b)所示，電路在t=0時刻處于穩(wěn)態(tài)。(1)根據(jù)輸入信號V的波形圖定性畫出Vc和輸出電壓Vo對應的波形。10K的電阻，試說明輸出波形會發(fā)生怎Vcc(15V)Vi0.01(a)(2)如在5G555定時器的510K的電阻，試說明輸出波形會發(fā)生怎Vcc(15V)Vi0.01(a)(b)

題解：（1）對應的波形如圖題解（a）