中北大學(xué)硬件描述語言0809A卷標(biāo)準(zhǔn)剖析

中北大學(xué)試題答案及評(píng)分標(biāo)準(zhǔn)硬件描繪語言及器件課程（課程名稱須與講課任務(wù)書同樣）2008/2009學(xué)年第一學(xué)期試題種類A擬題日期2008-12-1擬題教師李圣昆課程編號(hào)06060408教師編號(hào)1180011使用班級(jí)06060241/06060242備注：試題答案要求按指定規(guī)格計(jì)算機(jī)打印，并將其文本與電子稿一并上交：①校級(jí)考試課程交評(píng)估與考試中心命題科；②院級(jí)考試課程交院教務(wù)科。2008/2009學(xué)年第一學(xué)期末考試一試題答案及評(píng)分標(biāo)準(zhǔn)（A卷）硬件描繪語言及器件使用班級(jí)：06060241/06060242總分得分一、填空題（20分,每空格1分）1、試舉出兩種可編程邏輯器件CPLD、FPGA。2、VHDL程序的基本構(gòu)造包含庫、程序包、實(shí)體和構(gòu)造體。3、more__11表記符合法嗎？不合法。8bit表記符合法嗎？不合法。variable表記符合法嗎？不合法。4、信號(hào)的代入平常用<=，變量用:=。5、表示‘0’‘1’；兩值邏輯的數(shù)據(jù)種類是bit（位），表示‘0’‘1’‘Z’等九值邏輯的數(shù)據(jù)種類是std_logic（標(biāo)準(zhǔn)邏輯），表示空操作的數(shù)據(jù)種類是NULL。6、定義一個(gè)信號(hào)a，數(shù)據(jù)種類為4位標(biāo)準(zhǔn)邏輯向量signala:std_logic_vector(3downto0定義一個(gè)變量b，數(shù)據(jù)種類為2位位向量variableb:bit_vector(1downto。7、<=是小于等于關(guān)系運(yùn)算符，又是賦值運(yùn)算操作符。8、設(shè)D0為'1',D1為'0',D2為'1',D3為'0',D3&D2&D1&D0的運(yùn)算結(jié)果是“0101”，D1&D2&D3&D4的運(yùn)算結(jié)果是“1010”。得分二、判斷對(duì)錯(cuò)并給出判斷依據(jù)（20分，每題5分，判斷對(duì)錯(cuò)2分，給出正確答案3分）1、進(jìn)度語句中，不論在何時(shí)，process語句后邊必然列出敏感信號(hào)（×）包含wait語句的進(jìn)度語句可不列出敏感信號(hào)。2、VHDL語言與計(jì)算機(jī)C語言的沒有差異。（×）運(yùn)轉(zhuǎn)的基礎(chǔ)–計(jì)算機(jī)語言是在CPU＋RAM建立的平臺(tái)上運(yùn)轉(zhuǎn)–VHDL設(shè)計(jì)的結(jié)果是由詳細(xì)的邏輯、觸發(fā)器構(gòu)成的數(shù)字電路履行方式–計(jì)算機(jī)語言基本上以串行的方式履行–VHDL在整體上是以并行方式工作考證方式–計(jì)算機(jī)語言主要關(guān)注于變量值的變化–VHDL要實(shí)現(xiàn)嚴(yán)格的時(shí)序邏輯關(guān)系–3、在構(gòu)造體中定義一個(gè)全局變量（VARIABLES），能夠在全部進(jìn)度中使用。（×）“變量（VARIABLES）”改為“信號(hào)”。4、Moore狀態(tài)機(jī)輸出但是狀態(tài)機(jī)目前狀態(tài)的函數(shù)，Mealy狀態(tài)機(jī)輸出為有限狀態(tài)機(jī)目前值和輸入值的函數(shù)（√）得分三、判斷題（10分）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;以上庫和程序包語句有無錯(cuò)誤？有，有的話請(qǐng)?jiān)谠绦蛳鄳?yīng)地點(diǎn)更正。(2entityromisport(addr:instd_logic_vector(0to3;ce:instd_logic;data:outstd_logic_vector(7downto0;endrom;以上port語句有無錯(cuò)誤？有，有的話請(qǐng)?jiān)谠绦蛳鄳?yīng)地點(diǎn)更正。(4architecturebehaveofromisbeginprocess（ce,addr）(6beginifce='0'thencaseaddriswhen"0000"=>data<="10001001";when"0001"=>data<="10001010";when"0010"=>data<="10001011";when"0011"=>data<="10001100";when"0100"=>data<="10001101";when"0101"=>data<="10001110";when"0110"=>data<="10001111";when"0111"=>data<="10010000";when"1000"=>data<="10010001";when"1001"=>data<="10010010";when"1010"=>data<="10010011";when"1011"=>data<="10010100";when"1100"=>data<="10010101";when"1101"=>data<="10010110";when"1110"=>data<="10010111";whenothers=>data<="10011000";endcase;elsedata:="00000000";--data<=“00000000(8”;endif;(10endprocess;endbehave;以上architecture中有哪些錯(cuò)誤？請(qǐng)?jiān)谠绦蛳鄳?yīng)地點(diǎn)更正。得分四、編程題（共50分）1、依據(jù)一下四選一程序的構(gòu)造體部分，達(dá)成實(shí)體程序部分（此題8分）entityMUX4isport((2instd_logic_vector(1downto0;(4instd_logic_vector(3downto0;(6outstd_logic(8;endMUX4;architecturebehaveofMUX4isbeginprocess(sbeginif(s="00"theny<=d(0;elsif(s="01"theny<=d(1;elsif(s="10"theny<=d(2;elsif(s="11"theny<=d(3;elsenull;endif;endprocess;endbehave;2、編寫一個(gè)數(shù)值比較器

VHDL程序的進(jìn)度（不用寫整個(gè)構(gòu)造框架），要求使能信號(hào)

g低電平常比較器開始工作，輸入信號(hào)

p=q

，輸出

equ為‘0’，不然為‘

1’。（此題

10分）process(p,q(2beginifg='0'then(4ifp=qthenequ<='0';(6elseequ<='1';(8endif;elseequ<='1';(10endif;endprocess;3、填寫達(dá)成一個(gè)8-3線編碼器的VHDL程序（16分）。Libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityeight_triisport(b:instd_logic_vector(7downto0;（2）en:instd_logic;y:outstd_logic_vector(2downto0（4）;endeight_tri;architectureaofeight_triis（6）signalsel:std_logic_vector(8downto0;beginsel<=en&b;（8）y<=“000”when(sel=”100000001se”el“001”when(sel=”100000010（”10else）“010”when(sel=”100000100”else“011”when(sel=”100001000”else“100”when(sel=100010000””else（12）“101”when(sel=”100100000”else“110”when(sel=”101000000（”14else）“111”when(sel=110000000””else（16）“zzz”;enda;4、圖中給出了4位逐位進(jìn)位全加器，請(qǐng)達(dá)成其VHDL程序。（此題16分）libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_arith.all;useIEEE.std_logic_unsigned.all;entityfull_addisport(a,b:instd_logic_vector(3downto0;（2）carr:inoutstd_logic_vector(4downto0;sum:outstd_logic_vector(3downto0;endfull_add;architecturefull_add_archoffull_addiscomponentadder（4）port(a,b,c:instd_logic;carr:inoutstd_logic;sum:outstd_logic（6）;endcomponent;begincarr(0<='0';u0:adderportmap(a(0,b(0,car