集成電路基礎-1cmos邏輯設計入門

集第2CMOS1本章2本章參JohnWiley&Sons,Inc.,2002.Chapters中譯本：周潤德版社，2004.1。第23開關與邏 高電平有效開 有效

4開關與邏 低電平有效開低電 有效

5開關與邏 開關→邏開關串聯(lián)可實開關并聯(lián)可實高電平有效時的邏輯關系僅當控制電平為高時低電平有效時的邏輯關系僅當控制電平為低時6開關與邏 開關→非基于開關的非門 基于MUX的非門7 什么是Metal-Oxide-SemiconductorField-Effect8 類型及符 n溝道增強

n

9 MOSFET作為開

非理|VT|導通時有電阻

導通電|VGS|< |VGS|>

閾值 nFET開關與pFET

低電效柵源電壓閾值電壓VTn=.～2.2 傳輸2.2 邏輯與電壓的邏輯0：電路最低電壓，0V（或nFETVDD（理想nFET：0→VTn（不理想pFET：0（理想2.2 為什么要用送邏輯0（電平0V），能同時傳送強邏輯1和強邏輯 基本邏

基本構Complementary

一般CMOS邏輯高電平輸

低電平輸 基本邏

反相器:邏輯f(x)NOT(x) 真值 基本邏

反相器:CMOS 基本邏

反相器:開關

VOH=V VOL=Vin= Vin= 基本邏

或非門:邏輯邏輯符 真值卡諾 工作狀態(tài) 基本邏

或非門:FET(anFET并聯(lián)實現(xiàn)或（低電平有效

pFET串聯(lián)實現(xiàn)（高電平有效 基本邏

或非門:CMOS(a 基本邏

或非門:CMOS2輸入或

p串n

3輸入或非 基本邏

或非門:不同的電路 基本邏

與非門:邏輯邏輯符 真值卡諾 工作狀態(tài) 基本邏

與非門:FETnFET串聯(lián)實現(xiàn)與（低電平有效

pFET并聯(lián)實現(xiàn)與（高電平有效 基本邏

與非門:CMOS 基本邏

與非門:電路2輸入與

n串p

3輸入或 基本邏

與非門:不同的電路 組合邏

設計目包含的門數(shù)及管數(shù)盡可能門的連接關系盡量多用反相門（NAND、NOR等），少用同相（AND、OR等減 面積→降 成 縮短互連線→提高傳輸 組合邏

實例F(a,b,c)a(b 組合邏

實例F(a,b,c)a(bc)[a(bc)]1[a(bc)] 組合邏

實例 組合邏

與或非門:FETAnd-Or-與或非X(a,b,c,d)(ab)(cd

用nFETX0[(ab)(cd用pFETX1[(ab)(cd出高電 組合邏

與或非門:CMOS 組合邏

或與非門:FET或與非Y(a,b,e,f)(ae)(bf

用nFETX0[(ae)(bf用pFETX1[(ae)(bf 組合邏

或與非門:CMOS 組合邏

反相小圈前移動反相小圈－實現(xiàn)“與”、“非”變1xy1x

1xy1x

組合邏

異或門功 當且僅當全部輸入相時輸出為0，否則為 真值

電路

a 符等效表達邏輯表達 組合邏

異或非門功 當且僅當輸入全部相等輸出為1，否則為真值

電路符等效表達邏輯表達 標準AOI/OAI門:構第1個與門有3個輸入

有1個輸入端直接第2級或門第2個與門有2個輸 標準AOI/OAI門:應AOI22

由

（no 構構1個nFET和1個pFET電 共源（輸入）、共漏（輸出nFET由信號s控制，pFETs功性能良好的開s=0時，兩個FET均截止，輸入與輸出y無關符 s=1時，兩個FET均導通，輸x=輸出 特雙向導通傳輸全范圍電0電平由nFET傳輸，1電平由pFET缺要求有兩個必須有一個反相器將s 多路選擇器:2選控控制輸入輸輸出 多路選擇器:4選

6個晶體

異或門/異或非門:實現(xiàn)方式

4個晶體

或用CMOS對構造或門（6管=時，TG導通，pFET==時，TG

傳輸

時鐘控制傳輸門 傳輸

時鐘控制傳輸門TG級

邏輯電路

TG級

邏輯電路

TG級

abb abb a(bc)(ab)(aa(bc)(ab)(a

a0aaa

a1aaa‘Dem