展訊通信杯-清華-sar adc設計

SuccessiveApproximation(SARADC)的設微微電SARADC以D/A來實現(xiàn)A/D逐次需要N次D/A和比較實現(xiàn)1次N位轉(zhuǎn)精度主要由DAC無運放，低電壓、低功深亞微米CMOS工藝下很有發(fā)力的結(jié)超低功耗

可實現(xiàn)8~16xk~x00MNo9‐b,50MS/s,65fJ/conv.9‐b,40MS/s,54fJ/conv.10‐b,10MS/s,NoSAR的功耗優(yōu)Ref:Shuo‐WeiMichaelChen.JSSC

的速度已近DAC 二進制電電壓 電壓進電流阻容混匹配好；匹配好；低功電荷型底板

特點集成T/H與輸入相連的開輸入電容較電容大是精度與功耗的權(quán)衡，可通mento‐carlo仿真 電容可采用DEM術(shù)進一步提高精電容可采用單元溫版圖關鍵點 整體頂板采典型的兩段分段

kCu CLt

1

uX uX幅度VR

L1CDAC輸出Vo

2L1CdVO2

CLtX

dC C

保持正

Ca

L確保ADC

kC 2L

分段電容結(jié)構(gòu)分段電容結(jié)構(gòu)分

CLt

2LkCa k2k2L CkuC2L1CuCkku我們的一個設計任務是，在M,L,k確定的情況下，確定Ca,Cd,CLt的值，分段結(jié)設計分段結(jié)設計Ca=Cu,Ca=22Cu, Ca=5Cu, Ca=17Cu,按照下式算CLt，直到滿CLt>=(2^L‐1)Cu，且為Cu2Lk兩段結(jié)構(gòu)的增益偏 1

O1_ dVo1dVo1_

X

C

C

o1_1

kCuCaCLt

1kC

2Mee

1

kCC d

CLt

Ca Ca k

ge

1

Cd1Ca

1

Ca k

結(jié)論：盡管Cd1不帶來非線性誤差，但會帶來增益誤差，其值可用上面ge的表達式來近似但整個A/D轉(zhuǎn)換的增益可能不受影響？見下兩段結(jié)構(gòu)的增益偏NV

2Ml N Vo l N DNl2Ml CIt

l V t

ref CIt2Mu

1ADC的增益誤差只取決于總采樣電容與接到參考的總電容之MSB段接地的Cd1或寄生不會導致ADC增益誤22通常在MSB段增加Cd1=kCu，且令Cd1對輸入采樣，這樣LSB段不參與輸入采樣，降低ADC輸入電容，且不會導致增益寄生電容分度VR的階躍，其對DAC度VR的階躍，其對DAC kCC pXRO u2L1CX XR Cpa pw kC 2LapCae2LoCak 2La2Lawpe2LC a awe Cp CpCp3aCaCa寄生電容設計寄生電容設計考串聯(lián)三段

2Lk

Lt 已知串聯(lián)二段線性條

2L

CuC

思思路：利用二段設計結(jié)論，先設計高兩段，再設計低兩 C

16 Cd2 4CLt22L2

a Cd3kCa1

CLt1Cd2 4CLt22L2

a Cd3Whichis從噪聲和匹配考慮，MSB從優(yōu)化從優(yōu)化電容面積差分結(jié)單端結(jié)構(gòu)：全差分結(jié)構(gòu)

C 2NCu 2NC u

2N 對于分段結(jié) C

Ref:JAMESL.McCREARY,et,al.

2N C 0.25C

M

Charge

2M

代表

對于由對于由2N個元件組成的DAC（C‐DAC、R‐DAC、1Ref:AnneVanDenBosch,…,“AnAccurateStatisticalYieldModelforCMOS率or采用校準）Ref:StefanHaenzsche,etc.“ModellingofCapacitorMismatchand聲，則截掉MSB段LSB電容，并令Cd1double，然后設計合適的k,Ca和LSB電容取值：蒙特卡洛仿真定容值和失10u*10u:

系統(tǒng)級Mento‐CarloN

若由噪10u*10u的分析滿足12bit

Ref:Y.Kuramochi,et,al.A0.05‐mm2110‐uW10‐bSelf‐CalibratingSuccessiveApproximationADCCorein018‐umCMOSASSC2007分段結(jié)構(gòu)結(jié)合校準技術(shù)帶來電容

kuku k

2k

Ce_

Nk N

Ck

Ce_

k由上述定義，推知：Ce_kk下 操作一（對應上一頁offset操作二（對應上一頁linearityMeas.）當VresNVresosNNkNk當k=N‐1：Vres_N1Vres_osCe_N1Ce_k2Ce_N1Ce_k2Ce_N1Ce_NNk k

Vres_kVres_os2Ce_kCe_NN由“操作二”結(jié)合校準DAC和SAR邏輯可以得到Vres_的測量值當

Ve_N

Vres_NVres_2 1 當

e_N res_ e_ 1

e_

res_ e_2 根據(jù)上面公式的關系，當?shù)玫絍res_osVres_k的測量值后，即可計算得到Ve_k的Calibration ConversionRef:Y.Kuramochi,ASSCCAL

CAL

設計例

8 4 2 1 1 8 4 2 1：校準

Step1:Step2:比較器輸入端從

STEPCAL

STEP VRNCALDAC

CALDAC構(gòu)成的SARADCVos進行逐次近A/D校準SARADC

8

MAIN

8

MAIN

得到校準碼

STEP

STEP

CAL

CAL

設計例校準模

8

8

二：校準 容失

MAIN

1

MAIN VCM Step1:Step2:

STEP

STEP

CAL

VRNCALDACCALDAC構(gòu)成的SARADCVres_4進 換

8

8

校準SARADC

MAIN

1

MAIN 1/21/2

STEP

STEP

CAL

CAL

設計例

校

MAIN

1

MAIN Step1:Step2:

VCM

CALDAC構(gòu)成的SARADC

STEPCAL

STEP VRNCALDAC

VCM

校準SARADC完成轉(zhuǎn)換，

MAIN

1

MAIN

2

VCM STEP

1

STEP

設計例轉(zhuǎn)換模Step1:Step3:校準DAC接Step4:校準DACStep5:RequirementsOn HighLow

Offset不響總體線性度，但考慮到和分辨力，其前置放大器增益需Offset

放大器級數(shù)要根據(jù)延時、增益、功耗來權(quán)衡Low Ref:主要第一級放大器amp1(1/f,thermalLowkickbackLatch設計要合理(forexampleCascodecapat時序設計控制es atlatch

JSSCLow比較器是構(gòu)成SARADC功耗的主要單

預放大器增益~2，電流 輸出共 速度快：<100psfor65nmRef:ChunC.Lee,ASAR‐AssistedStagePipelineADC.JSSC動態(tài)pre‐amp+Latch，無靜態(tài)~100psfor90nmRef:17.7ISSCC2007

Ref:12.4Comparatoroffset Ref:Y.Kuramochi,ASSC冗余設計也是提高yield的辦Ref:S.Park,et,al.A4GS/s4bflashin0.18umCMOS.ISSCC通過襯偏效應來調(diào)整輸管VT，以此來校準Ref:Alpman,Erkan.A7‐BIT2.5GS/secTIME‐INTERLEAVEDC‐2CSARADCFOR60GHzMULTI‐BANDOFDM‐BASEDRECEIVERS.PHDThesisComparatoroffsetRef:MasayaMiyahara,etc.ALow‐NoiseSelf‐CalibratingDynamicComparatorforhigh‐speed調(diào)整差分

或通過調(diào)整輸出點的分負載電容來校準負調(diào)整負Ref:Chi‐HangChan,etc.ASSCC2011

Ref:13.5Comparator

靜態(tài)pre‐amp增益平方來求得輸入等效總輸出噪聲電流 di2

2

2di

w12

總輸出

di2r2

di2 假設： 3

2

13

1 w

CC則有v

4C

ds14 2

增益C2v24C2o

233

vni

A

gmiro

w13

tAtA時時間有關，在時刻t較器輸出幾乎不起作用時刻t出：CtoCo23在時刻t的等輸入噪聲v2no t2gt設到時刻t輸出共模下降的幅度為ΔV，則有tgtVAV增益和輸出噪聲與積時刻t的增益 ysisRin為高斯分布噪聲電路，其等效噪聲電阻③T=0時，vc為0均值的高斯變量，方差為

2t

022t0ndi2 n

t

ysis

RegenerativeComparatorsfor

2

2kT

nn②隨著t的增加，增加的噪聲功率、信號增益A均與t成正比，因此，輸入等效聲功率隨著t的增加而動態(tài)動態(tài)pre‐amp的增益與有效積分時間td有關由LATCH的觸發(fā)所決定，表示該時刻開始的正反饋作用超過了輸入令 入管保持飽和態(tài)的最大共模下降幅度VmaxVdd

Pre‐amp的最大有效積分時間和增益為

ILowI

b

降低輸入過驅(qū)動 在實際設計中，0<td<tmax，為優(yōu)化噪聲，應使得降低輸入共模延長有效積分時間增大輸出電容

接近tma，但taf，故的觸發(fā)方式和Lownoisedynamic了兩級動態(tài)結(jié)構(gòu)：在第一級增益不夠高的情況了增加第二級增益，也能有效地降低噪噪聲Vni(σ)的對比（比對的兩者具有相同的

第二級通過M6,M7向ti+,ti‐放電Co1,td,gm1,.td；第一級差分電流通過M6,Co1,td,gm1,.Ref:Chi‐HangChan,etc.ASSCC2011Comparatornoise假設比較器的輸出為0和1

1

vn 在輸在輸入為vi時，輸出為11vineninn在輸入為vi時，比較器輸出的均值：E pvo00pvo11測量方通過測量比較器輸出均值與輸入電壓的關系，擬合出噪聲標設定測Ref:I.E.Opris,“Noiseestimationn擬推薦推薦比較器設ForhighresolutionADC靜態(tài)pre‐amplatchoffsetForlowresolutionADC動態(tài)pre‐amp非線性效非線性效 11 C V Ref:StefanHaenzsche,etc.MIXDESSAR猜調(diào)取比較器移動猜同步鎖存完整轉(zhuǎn)換思考差分結(jié)構(gòu)的SAR邏輯電路如何設AsynchronousSAR同步SAR時鐘頻率至少比較器時間：Tasync

Tasync T2T2

Ref:Shuo‐WeiMichaelChen,et,al.A6‐bit600‐MS/sAsynchronousADCin0.13‐umCMOS.JSSCAsync.SAR功能性能要 微電子 Multi‐phaseClockNPG:沿觸發(fā)負脈沖利用多個單脈沖產(chǎn)生電路合成多電路 電路脈沖產(chǎn)生電路的順序觸發(fā)

SNPG:單次沿觸發(fā)負脈

Multi‐phaseClock電原信號通過多輸入與門合成多相時鐘Multi‐phaseClockGCNPGparason. DQ.ckiioTR..QiS電原理N-RN-bGCNPGN-SinglestepconversionCKC上升沿一圈的時間

Sk的沿恰好在輸出Q有效窗口可用于觸發(fā)鎖存與D/A轉(zhuǎn)tlooptcomptxort