在ISE下分析和約束時(shí)序

1.在ISE下分析和約束時(shí)序3.1ISE的時(shí)序約束工具入門像TimeQuest一樣，ISE軟件工具也有自己的時(shí)序約束及分析工具。ISE界面的processes當(dāng)中，有一個(gè)userconstraints列表，其中的CreatTimingConstrain可以提供用戶添加指定的時(shí)序約束。ISE使用的時(shí)序約束信息跟其他的物理約束，電氣約束等信息全部都放置在后綴名為ucf（userconstrainfile）的文件中，在使用圖形化界面編輯約束后，用戶還可以直接編輯UCF文件對(duì)時(shí)序等要求進(jìn)行修改。此外，PlanAheadPostsynthesis工具在提供管腳，區(qū)域約束等功能之外，也提供了時(shí)序約束及分析的功能。所以設(shè)計(jì)者在約束設(shè)計(jì)時(shí)序時(shí)可以有多種方法。使用CreatTimingConstrain時(shí)界面的約束類型部分如下圖所示：圖ISE時(shí)序約束類型從圖中我們看到，這個(gè)工具對(duì)于時(shí)序約束的理解與altera的一致，需要約束時(shí)鐘，輸入輸出信號(hào)，以及指定一些時(shí)序例外，也有將約束組成Group的功能。Xilinx公司對(duì)于其FPGA約束的名稱與altera略有不同，但含義一樣。分別是Periodconstrain（時(shí)鐘周期約束），OFFSETconstrain（輸入輸出偏移約束），以及FROMTOconstrain，當(dāng)然也有multi-cycleconstrain等。雙擊unconstrainedclks窗口的clk項(xiàng)，出現(xiàn)的以下對(duì)話框可以對(duì)設(shè)計(jì)的時(shí)鐘信息進(jìn)行指定。

圖ISE下約束時(shí)鐘界面這個(gè)界面可以設(shè)置時(shí)鐘的周期，占空比，以及初始邊沿是上升沿還是下降沿?；蛘呷绻@個(gè)時(shí)鐘是從其他指定的時(shí)鐘生成的，也可以指定生成的關(guān)系從而軟件自己計(jì)算生成時(shí)鐘的信息。unconstrainedclks窗口將設(shè)計(jì)中沒(méi)有約束的時(shí)鐘列出來(lái)，在對(duì)每個(gè)時(shí)鐘一一指定之后，窗口內(nèi)容逐一消失。而其上方另一個(gè)窗口將顯示約束的具體信息，并且也可從中選擇一條約束進(jìn)行逐一修改。約束類型菜單下的Inputs選中雙擊后，會(huì)出現(xiàn)如下圖所示的對(duì)話框，指定了輸入偏移約束的類型之后，選擇next。這里的。FFSETIN的類型包括，輸入信號(hào)是源同步還是系統(tǒng)同步（時(shí)鐘的來(lái)源不同），是單邊沿觸發(fā)還是雙邊沿觸發(fā)的信號(hào)，以及有效邊沿類型。通常在設(shè)計(jì)中，若非特殊的DDR數(shù)據(jù)，或者使用了外部隨路時(shí)鐘，就選擇SDR以及系統(tǒng)同步即可。

圖指定輸入偏移約束的類型指定了偏移約束類型后選擇next會(huì)出現(xiàn)下圖所示頁(yè)面，在這個(gè)頁(yè)面中可以約束輸入信號(hào)的時(shí)序。CreateSetupTime(OFFSETIN]Cloc'kpadnetuidrtriodIhecapiurintdockFadflel.isI.heclocknetuaed.toc-yjOoretheiurmLnid-ati.In￡ambIian.mtk?>■!?cLadclackikvJidvtllaikaC2.aeLCloc'kpadnetuidrtriodIhecapiurintdockFadflel.isI.heclocknetuaed.toc-yjOoretheiurmLnid-ati.In￡ambIian.mtk?>■!?cLadclackikvJidvtllaikaC2.aeLTaharmticaiAtiavclackZEXIDIic^r：be'igfineiiibytine如土Crs-itelikwCladKTer:cd.LuittitLIh?inputFadGtotiiiliststhad.4EiD4dtiiiiiaetdiiii=vhidhThitinputP^dGroupleazidtoLirntttiALcopda￡IHacomtfamtstconlythose>i&taplusdefinediiidiefad.Ail4vFiji給。up by三心修etinghCrA?.t4liisiiLgC?3?3<raintFv-ajne--ter3cani4.LBpadngti.rising,andf-allLn^如沖.Fbi.d彘口upbmt?皿.■IherisuLE1^detcraL5tr&i^tqipli&sla411t3=lhc己df￡fEgistets煩dthtcLotk圖OFFSETIN約束設(shè)置頁(yè)面在這個(gè)頁(yè)面中，左上角表明了系統(tǒng)中使用的時(shí)鐘的信息。若有多個(gè)時(shí)鐘，則可以選擇輸入信號(hào)建立相關(guān)的時(shí)鐘。在Inputpadtimegroup/net中，可以選擇要指定約束的目標(biāo)端口。若沒(méi)有對(duì)信號(hào)合并分組，就選擇inputpadnet，然后選擇需要約束的輸入管腳即可。畫紅色*號(hào)的必須指定的地方，會(huì)有Externalsetuptime，此即為需要設(shè)置的offsetin約束。通過(guò)計(jì)算外部器件輸出時(shí)序以及電路板上延時(shí)之后，設(shè)計(jì)者可以在此指定一個(gè)值，表示的是輸入端口信號(hào)建立時(shí)間與時(shí)鐘信號(hào)有效邊沿的延時(shí)。仿照上面OFFSETIN的設(shè)置，讀者可以設(shè)置OFFSETOUT的約束。它約束的是輸出端口信號(hào)與參考時(shí)鐘有效邊沿之間的延時(shí)關(guān)系。其數(shù)值需要查閱下一級(jí)芯片輸入數(shù)據(jù)時(shí)鐘的建立關(guān)系及電路板上時(shí)鐘，信號(hào)線延時(shí)關(guān)系計(jì)算獲得。約束了設(shè)計(jì)中使用的時(shí)鐘，同時(shí)約束了輸入輸出端口的時(shí)序之后，整個(gè)設(shè)計(jì)的約束就是完整的。但完整的約束不一定是正確的，過(guò)于嚴(yán)格的約束會(huì)擠占布局布線的資源從而造成無(wú)法進(jìn)行最優(yōu)布線。所以還需要對(duì)一些不必要的，過(guò)于嚴(yán)格的約束進(jìn)行時(shí)序例外的聲明。這些讀者可以通過(guò)嘗試軟件工具及閱讀軟件用戶手冊(cè)來(lái)學(xué)習(xí)。保存了設(shè)置的時(shí)序后，在工程目錄下的Ucf文件將進(jìn)行更新，最新設(shè)置的時(shí)序結(jié)果將以文本形式體現(xiàn)在ucf文件中，例如以下字段：#CreatedbyConstraintsEditor(xc5vsx50t-ff1136-3)-201109/04NET"clk"TNM_NET=clk;TIMESPECTS_clk=PERIOD"clk"20nsHIGH50%;NET"bu"OFFSET=IN2nsVALID20nsBEFORE"clk"RISING;這些不僅包括了時(shí)序約束，還以注釋的形式將約束生成的日期以及針對(duì)的器件型號(hào)列出了。設(shè)計(jì)者甚至可以通過(guò)編輯修改這里的文本來(lái)快速修改時(shí)序約束。生成的ucf已經(jīng)是在工程下了。添加了約束后XST工具不需要重新運(yùn)行，但是ImplementDesign下每一步都需要重新執(zhí)行。重新執(zhí)行時(shí)，便是在我們?cè)O(shè)置的約束下進(jìn)行映射及布局布線了。卜面是PlanAheadPostsynthesis工具啟動(dòng)后設(shè)置時(shí)序約束的頁(yè)面。圖PlanAheadPostsynthesis工具下的時(shí)序約束界面從上圖可以看出這里的時(shí)序約束包括了Clkperiod，Pad-clkoffset，pathdelay，Timegroup，F(xiàn)alsepath以及offchipdelay等項(xiàng)。雙擊其中的任何一項(xiàng)可以出現(xiàn)下

圖所示的對(duì)話框:圖設(shè)置新的時(shí)序約束對(duì)話框這個(gè)對(duì)話框列出了所有能夠設(shè)置的時(shí)序約束，這里的約束設(shè)置比CreatTimingConstrain工具更加簡(jiǎn)潔，如圖中所示，在選擇了Inputpadtoclkoffset之后，右邊出來(lái)的界面中，選擇dataarrival為Beforeclock，時(shí)鐘選擇的clk為系統(tǒng)時(shí)鐘，有效邊沿選擇上升沿，勾選Delayvalue，設(shè)置為2ns。Padnet勾選后可以選擇需要設(shè)置的端口名稱。這樣的設(shè)置與前文所述的CreatTimingConstrain工具約束輸入端口時(shí)序是一致的?？梢娺@個(gè)工具會(huì)更加簡(jiǎn)潔。3.2ISE下查看時(shí)序結(jié)果查看時(shí)序報(bào)告時(shí)，在ISE工具下也有多種方式。比如，在ISE工具下可以選擇Timing，然后在出現(xiàn)的對(duì)話框選擇runanalysis。會(huì)出現(xiàn)下圖所示界面。在這個(gè)界面中可以選擇需要分析的pad，net或者是寄存器(Flip-Flop)。這樣工具會(huì)給出你選擇的路徑的時(shí)序分析報(bào)告。

圖RunTimingAnalysis對(duì)話框或者不選擇分析的具體內(nèi)容，而是直接在tools下選擇TimingAnalyzer，或者是在Place&Route下選擇Generatepost-Place&RouteStaticTiming下面的Analyzepost-Place&RouteStaticTiming，都會(huì)出現(xiàn)一個(gè)以工程頭文件命名的后綴為twx的一個(gè)報(bào)告框，這里面將包含設(shè)計(jì)的時(shí)序信息。其中Timingsummary下會(huì)有諸如以下的英文：Timingsummary:Timingerrors:0Score:0(Setup/Max:0,Hold:0)Constraintscoverxxxpaths,xxnets,andxxconnectionsDesignstatistics:Minimumperiod:xxxns{1}(Maximumfrequency:xxxMHz)從這個(gè)報(bào)告一眼可以看出是否會(huì)存在時(shí)序錯(cuò)誤，以及錯(cuò)誤路徑數(shù)量。還包括時(shí)序約束信息覆蓋的路徑，網(wǎng)絡(luò)以及連接關(guān)系，最后是最小周期，同時(shí)計(jì)算出該設(shè)計(jì)最高能夠正確運(yùn)行的頻率。在Timingconstraints下，能夠看到設(shè)計(jì)的一些時(shí)序約束信息，并且給每一條約束進(jìn)行對(duì)應(yīng)的分析，給出報(bào)告看是否能夠滿足約束。典型摘錄下來(lái)的一段如下：Pathsforendpointcnt_21,20pathsSlack(setuppath):ns(requirement-(datapath-clockpathskew+uncertainty))Source:cnt_0(FF)Destination:cnt_21(FF)Requirement:

DataPathDelay:(LevelsofLogic=6)ClockPathSkew:-SourceClock:clk_BUFGPrisingatDestinationClock:clk_BUFGPrisingatClockUncertainty:ClockUncertainty: ((TSJA2+TIJA2)A1/2+DJ)/2+PETotalSystemJitter(TSJ):TotalInputJitter(TIJ):DiscreteJitter(DJ):PhaseError(PE):MaximumDataPath:cnt_0tocnt_21LocationDelaytype Delay(ns)PhysicalResourceLogicalResource(s)-Tcko-cnt<3>cnt_0net(fanout=1)cnt<0>Topcyacnt<3>Mcount_cnt_lut<0>_INV_0Mcount_cnt_cy<3>net(fanout=1)Mcount_cnt_cy<3>Tbypcnt<7>Mcount_cnt_cy<7>net(fanout=1)Mcount_cnt_cy<7>Tbypcnt<11>Mcount_cnt_cy<11>net(fanout=1)Mcount_cnt_cy<11>Tbypcnt<15>Mcount_cnt_cy<15>net(fanout=1)Mcount_cnt_cy<15>Tbypcnt<19>Mcount_cnt_cy<19>net(fanout=1)Mcount_cnt_cy<19>Tcinckcnt<22>Mcount_cnt_xor<22>cnt_21-Total-logic,route)%logic,%route)該報(bào)告分析了從cnt_0到cnt_21的路徑中延時(shí)最大的一條。列出了數(shù)據(jù)傳遞路徑上的每一步通過(guò)的邏輯單元的延時(shí)，最后計(jì)算出數(shù)據(jù)路徑總的延時(shí)，然后給出時(shí)鐘路徑的間隙，按照公式：Slack(setuppath):(requirement-(datapath-clockpathskew+uncertainty))計(jì)算出該路徑的建立時(shí)間裕度。該報(bào)告甚至還給出了時(shí)鐘不確定性的統(tǒng)計(jì)公式。裕度(slack)為正值表明時(shí)序沒(méi)有違例。分析報(bào)告會(huì)按照時(shí)序約束一一對(duì)應(yīng)給出分析結(jié)果。如果存在不滿足的約束，就會(huì)在對(duì)應(yīng)的約束上畫上紅色的叉，并且將出錯(cuò)約束的路徑里面slack最優(yōu)的路徑和最差的路徑快捷