第四章計算機組成原理-2012

第四

章主存儲器4.1主存處于全機中心地位計算機初期都以CPU為中心的系統(tǒng)結構，即主存、輸入輸出設備都是通過CPU來交換信息的。在現(xiàn)代計算機中，已向以MEM為中心的系統(tǒng)結構發(fā)展。計算機正在執(zhí)行的程序和數(shù)據(jù)均存放在MEM中，CPU直接從MEM中取指令和存取數(shù)據(jù)。由于輸入輸出設備增多，數(shù)據(jù)傳送速度加快，采取了DMA——直接存貯器存儲技術，和輸入輸出通道技術。共享存貯器的多處理機的出現(xiàn)，利用MEM共享數(shù)據(jù)，并實現(xiàn)處理機之間的通信。主存處于全機中心地位的原因如下：4.2主存儲器分類隨機存儲器(簡稱RAM)只讀存儲器(簡稱ROM)可編程序的只讀存儲器(簡稱PROM)可擦除可編程序只讀存儲器(簡稱EPROM)可用電擦除的可編程只讀存儲器(簡稱E2PROM)

4.3主存儲器的主要技術指標

主存容量指令中地址碼的位數(shù)決定了主存儲器的可直接尋址的最大空間。速度存儲器存取時間存儲周期4.4主存儲器的基本操作——主存儲器與CPU的聯(lián)系讀過程寫過程4.5讀/寫存貯器（RAM）分類（二類三種）雙極型：速度高，集成度低，價格高，適用于小容量快速存貯器。即Cache。MOS：靜態(tài)（SRAM）－由雙穩(wěn)態(tài)觸發(fā)器組成，不斷電，存的信息不變。動態(tài)（DRAM）－用電容存貯信息有電荷＝1無電荷＝0需不斷充電（刷新）才能保持信息。靜態(tài)存貯器（SRAM）CSWEDinDout操作方式1xx1未選中0001寫00011寫101xD讀out如x地址碼為A～A，y地址碼為A～A，

存貯器矩陣為32×32，則可構成1K×1位靜態(tài)存貯器框圖。見書上圖4.404594.5讀/寫存儲器(RAM)

1、靜態(tài)存儲器（SRAM）（1）存儲單元和存儲器MOS靜態(tài)存儲器的存儲單元4.5讀/寫存儲器(RAM)

圖4.3MOS靜態(tài)存儲器結構圖1K靜態(tài)存儲器框圖

2.動態(tài)存儲器(DRAM)

4.8單管存儲單元線路圖2.動態(tài)存儲器(DRAM)

圖4.916K×1動態(tài)存儲器框圖DRAM與SRAM的比較DRAM的優(yōu)點：容量大，引腳少，封裝尺寸小，價格低，功率小。DRAM的缺點：速度低，需再生（需增加再生電路），用到一部分功率。4.6非易失性半導體存貯器是指信息固化在存貯器中，即使停電也不會丟失，但只能讀出，不能寫入，即ROM。ROM的分類ROM－只讀存貯器PROM－可編程只讀存貯器（一次寫入）EPROM－可擦可編程只讀存貯器EPROM－可電擦可編程只讀存貯器塊擦除讀寫存貯器（FlashMemory）2幾種存貯器的主要應用SRAMDRAMROMPROMEPROME2PROMFlashMemoryCache計算機主存固定程序，微程序控制存貯器用戶自編程序，用于工業(yè)控制或電器中用戶自編并可修改程序或產(chǎn)品試制階段試編程序IC卡上存貯信息固態(tài)盤，IC卡ＤＤＲFlashmomory4.7當前流行DRAM的簡介4.7DRAM的研制和發(fā)展增強性DRAM（EDRAM）改進CMOS制造工藝，使晶體管開關加速，使EDRAM存取時間和周期時間減少一半，而且在EDRAM芯片中還集成了小容量SRAMCache例4Mb（1M×4bit）EDRAM芯片中含有4MbDRAM2Kb（512×4bit）SRAMCacheCacheDRAM（CDRAM）高速緩存動態(tài)RAM在存貯器直接連接處理器的系統(tǒng)中1）CacheDRAM可取代二級CacheCPU一級Cache二級CacheCDRAM代替

MEM2）CDRAM還可用作緩沖器支持數(shù)據(jù)塊的串行傳送。如用于顯示器屏幕刷新。用CDRAM將DRAM數(shù)據(jù)預取到SRAM，再由SRAM傳送到顯示器。DRAMSRAM顯示器EDODRAM擴充數(shù)據(jù)輸出DRAM可完成當前內(nèi)存周期（20～30ns）前，即可開始下一個內(nèi)存周期操作。因此能提高數(shù)據(jù)帶寬或傳輸率。同步DRAM（SDRAM）讀寫周期10～15ns典型DRAM是異步（串行）工作CPU送地址、控制信號

MEM進行內(nèi)部操作（選擇行、列，讀出信號放大，數(shù)據(jù)送輸出緩沖器）SDRAM內(nèi)部邏輯見下圖RambusDRAM（RDRAM）RDRAM與CPU之間傳送數(shù)據(jù)是通過專用的RDRAM總線進行的，不用通常的RAS，CAS，WE，CE信號。該芯片采取異步成組數(shù)據(jù)傳輸協(xié)議。IRAM（集成隨機存貯器）將整個DRAM系統(tǒng)集成到一個芯片內(nèi)，包括存貯單元陣列、刷新邏輯、裁決邏輯、地址分時、控制邏輯及時序等，片內(nèi)還附加測試電路。ASICRAM（專門集成電路）根據(jù)用戶需要而設計的專用存貯器芯片。4.8半導體存貯器的組成與控制半導體存貯器有多字一位芯片、多字多位芯片。廠家生產(chǎn)的存貯器芯片的容量是有限的，與實際要求有很大差距，所以要考慮字向、位向的擴充。存儲器容量擴展(1)位擴展4.8半導體存儲器的組成與控制

圖4.18位擴展連接方式存儲器容量擴展(２)字擴展4.8半導體存儲器的組成與控制存儲器容量擴展(3)字位擴展存儲器向字向和位向同時擴充。一個存儲器的容量為M×N位，使用L×K位存儲器芯片這個存儲器共需要M/L×N/K個存儲器芯片。4.8半導體存儲器的組成與控制示例返回靜態(tài)存儲器芯片與CPU的連接2.存儲控制兩種刷新方式(1)集中刷新4.8半導體存儲器的組成與控制2.存儲控制兩種刷新方式(1)分布式刷新4.8半導體存儲器的組成與控制存貯控制存貯器中需增設附加電路1、地址多路轉換電路2、地址選通3、刷新控制：通過定時刷新，保證DRAM的信息不致丟失4、讀/寫控制邏輯為減少地址線引出端數(shù)目(減少1/2),地址碼分兩次送MEM動態(tài)MOS存貯器采用“讀出方式進行刷新”，即讀出過程中恢復存貯單元的MOS柵極電容電荷，并保持原單元的內(nèi)容，所以讀出過程就是再生過程。再生過程:只改變行選擇或地址。每次再生一行，依次對MEM的每一行進行讀出，就可完成對整個RAM的刷新。刷新周期:又稱再生周期，二次刷新的時間間隔。一般為2ms，4ms，8ms一次。4.9.1編址方式在M個模塊上交叉編址(M=2m)每個模塊的容量為L其中，j=0,1,2,…,L-1；i=0,1,2,…,M-1第i個模塊Mi的地址編號應按下式給出：

Mj+i

4.9多體交叉存儲器表4.2地址的模四交叉編址

4.9

多體交叉存儲器模體地址編址序列對應二進制地址最低二位M00,4,8,12,…,4j+0,…00M11,5,9,13,…,4j+1,…01M22,6,10,14,…,4j+2,…10M33,7,11,15,