電子科技大學通信信號考研《數(shù)字電路》復(fù)習課件

數(shù)字電路

崔琳莉

2011-6-8考試參考書目《脈沖與數(shù)字電路》王毓銀高教社《數(shù)字設(shè)計原理與實踐》第四版林生譯 機械工業(yè)出版社(JohnF.Wakerly)《數(shù)字電子技術(shù)基礎(chǔ)》第四版閻石 高等教育出版社《數(shù)字邏輯》第1章數(shù)制與碼制第2章邏輯代數(shù)基礎(chǔ)第3章組合邏輯電路第4章同步時序邏輯電路第5章異步時序邏輯電路第6章采用中、大規(guī)模集成電路的邏輯設(shè)計第7章數(shù)字系統(tǒng)設(shè)計第8章計算機輔助邏輯設(shè)計第9章邏輯器件

考試大綱－第一章掌握十進制、二進制、八進制和十六進制數(shù)的表示方法以及它們之間的相互轉(zhuǎn)換、非十進制數(shù)的加減運算；掌握符號數(shù)的表達：原碼，補碼、反碼表示以及它們之間的相互轉(zhuǎn)換；帶符號數(shù)的補碼的加減運算；掌握BCD碼、格雷碼（Graycode）、奇偶校驗碼的特點，它們與二進制數(shù)之間的轉(zhuǎn)換關(guān)系；了解數(shù)的定點表示與浮點表示；八進制、十六進制數(shù)與二進制數(shù)之間的轉(zhuǎn)換十六進制和八進制是二進制的另一種表達形式，一一對應(yīng)，能簡單互換。

24=16，四位二進制數(shù)對應(yīng)一位十六進制數(shù)。23=8，三位二進制數(shù)對應(yīng)一位八進制數(shù)。（1）二進制數(shù)轉(zhuǎn)換為十六進制數(shù)：整數(shù)部分從低位起每四位一組，不夠的向前添0，小數(shù)部分從高位起四位一組，不夠的向后添0。例：1111101.11B=0111

1101.1100=7D.CH 7DC（2）二進制數(shù)轉(zhuǎn)換為八進制數(shù)

轉(zhuǎn)換方法為三位一組，整數(shù)部分不夠的向前添0小數(shù)部分不夠的向后填0。例：1111101.112=001

111

101.110=175.68 1756（3）

八進制數(shù)、十六進制數(shù)轉(zhuǎn)換為二進制數(shù)

按上兩例的逆過程進行轉(zhuǎn)換例:3AF.2H=0011

1010

1111.0010=1110101111.001B 3AF2十進制數(shù)轉(zhuǎn)換成二進制數(shù)整數(shù)、小數(shù)分別轉(zhuǎn)換

1、整數(shù)轉(zhuǎn)換法：除2取余，直至商為0，低位至高位“除基取余”：十進制整數(shù)不斷除以轉(zhuǎn)換進制基數(shù)，直至商為0。每除一次取一個余數(shù)，從低位排向高位。例：（81）10=（？）2得：（81）10=（1010001）28140201052022222221d00d10d20d31d40d51d612、小數(shù)轉(zhuǎn)換法：乘2取整，直至ε，高位到低位“乘基取整”：用轉(zhuǎn)換進制的基數(shù)乘以小數(shù)部分，直至小數(shù)為0或達到轉(zhuǎn)換精度要求的位數(shù)。每乘一次取一次整數(shù)，從最高位排到最低位。例：(0.65)10=(?)2要求精度為小數(shù)五位。0.652d-110.32d-200.62d-310.22d-400.42d-500.8由此得：(0.65)10=(0.10100)2如2-5，只要求到小數(shù)點后第五位帶符號數(shù)的表示符號數(shù)的真值：直接以正號“＋”和負號“－”來表示有符號的數(shù)。如＋1011；－1011。這種表示方法不能直接用于計算機中。最高有效位MSB表示符號位(Signbit)

正數(shù)用0，負數(shù)用1

表示帶符號數(shù)的三種常用編碼方式:原碼（Signed-Magnitude）（亦稱為符號數(shù)值碼）反碼（One’sComplement）補碼（Two’sComplement）符號數(shù)值(原碼)表示法最高有效位表示符號位（0=正，1=負）其余較低位表示數(shù)值的絕對值零有兩種表示（+0、–0）n位原碼表示范圍：

–(2n-1

–1)~+(2n-1

–1)如01011；11011二進制反碼表示法(ones’complement)對于正數(shù)，反碼和原碼相同。對于負數(shù)，反碼的數(shù)值是將原碼數(shù)值按位求反，符號位為1不變零有兩種表示n位反碼表示范圍：

–(2n-1–1)~+(2n-1–1)二進制補碼表示法(two’scomplement)正數(shù)的補碼與原碼表示形式相同對于負數(shù)，其補碼等于原碼除符號位外，其余各位取反，末尾位再加1（反碼+1）零只有一種表示n位補碼表示范圍：

–2n-1

~+(2n-1

–1)[[D]反]反

[[D]補]補正數(shù)考慮：已知[X]補，求[－X]補？方法是：將[X]補的各位（包括符號位）逐位取反再在最低位加1即可。負數(shù)按位取反按位取反加1原碼數(shù)值補碼數(shù)值原碼數(shù)值反碼原碼、反碼、補碼相同=D=D常用的幾種BCD碼十進制數(shù)8421BCD碼2421BCD碼余3碼二五混合碼10中取1碼000000000001101000011000000000100010001010001000100100000000200100010010101001000010000000300110011011001010000001000000401000100011101100000000100000501011011100010000010000010000601101100100110000100000001000701111101101010001000000000100810001110101110010000000000010910011111110010100000000000001格雷碼（Graycode）任意相鄰碼字間只有一位數(shù)位變化注：首尾兩個數(shù)碼即最小數(shù)0和最大數(shù)2n-1之間也符合此特點，故它可稱為循環(huán)碼編碼還具有反射性，因此又可稱其為反射碼（reflectedcode）格雷碼構(gòu)造方法直接構(gòu)造：從對應(yīng)的n位二進制碼字中直接得到n位格雷碼的碼字：1)對n位二進制或格雷碼的碼字，將數(shù)位從右到左、從0到n-1編號。2)如果二進制碼字的第i位和第i+1位相同，則對應(yīng)的格雷碼碼字的第i位為0，否則為1。(當i+1=n時,二進制碼字的第n位被認為是0。)字符編碼ASCII碼——美國標準信息交換碼采用7位二進制表示27=128個包括0-9，字母等可打印字符。使用b位二進制編碼來表示n個不同狀態(tài)動作、條件和狀態(tài)的編碼選擇適合的編碼方式，能夠降低成本或優(yōu)化參數(shù)例題分析(1101101.1011)2

=()10=()8421BCD（79）10=（）16=（）余3碼=

（）Gray碼

例題分析某十進制數(shù)的等值二進制數(shù)的原、補、反碼（不一定是這個順序）分別是1010101表示（）碼，1101010表示（）碼，1010110表示（）碼。十進制數(shù)+51-728-bit原碼8-bit補碼8-bit反碼例題分析計算機內(nèi)以2的補碼形式存有多個二進制有符號數(shù)。所有數(shù)字的長度都是8位。則若計算機內(nèi)數(shù)碼

A=01011010,B=10001011,則A+B=（

）。 A.（01100101,無溢出）

B.（11100101,無溢出）

C.（11100101,溢出）

D.（01100101,溢出）-A+B=（

）。

A.（00110001,無溢出）B.（00110001,溢出） C.（00110101,溢出）D.（00110101,無溢出）

要完成n個狀態(tài)的編碼，至少需要

個狀態(tài)變量。考試大綱－第二章掌握邏輯代數(shù)的公理、定理，對偶關(guān)系，以及在邏輯代數(shù)化簡時的作用；掌握邏輯函數(shù)的表達形式：積之和與和之積標準型、真值表、最小項列表、最大項列表；掌握卡諾圖化簡方法；邏輯運算邏輯代數(shù)中的三種基本運算——與(AND)或(OR)非(NOR)基本邏輯運算：與（AND）000010100111ABF邏輯表達式F=A·B開關(guān)：1通、0斷燈：1亮、0不亮當且僅當所有輸入全為1時，輸出為1真值表&ABFABF邏輯符號ABF基本邏輯運算：或（OR）邏輯表達式：F=A+BABF真值表ABF只要有任何一個輸入為1，輸出就為1≥1ABFABF邏輯符號000011101111基本邏輯運算：非（NOT）AF0110真值表邏輯表達式：Y=A=A’AFR產(chǎn)生一個與輸入相反的輸出通常稱為反相器（inverter）1FAAF邏輯符號基本邏輯運算：與、或、非由與、或、非三種基本邏輯運算可以構(gòu)成復(fù)合運算運算的優(yōu)先順序是：（1）按先非→與→或的順序進行（2）先括號內(nèi)，后括號外與、或、非三種基本邏輯運算的組合，可以構(gòu)成任何功能的邏輯電路，因此稱與、或、非為一組完備的邏輯運算。復(fù)合邏輯運算最常見的復(fù)合邏輯運算有:與非（NAND）或非(NOR)與或非(AND-OR-INVERTOR)異或(eXclusive-OR,XOR)同或(eXclusive-NOR,XNOR)與非和或非與非邏輯表達式：

F=(A·B)’

邏輯符號：或非邏輯表達式：

F=(A+B)’

邏輯符號：&≥1真值表邏輯運算

與非

或非

邏輯符號

邏輯表達式F=(AB)’F=(A+B)’AB

0

0

0

1

1

0

11

F

1

1

1

0

F

1

0

0

0

&≥1?與或非與或非邏輯表達式：F=AB+CDABCD&≥1FABFCD同或、異或異或——當兩個輸入相異時，結(jié)果為1。同或 ——當兩個輸入相同時，結(jié)果為1。F=AB=A’·B+A·B’F=A⊙B=A·B+A’·B’ABF000011101110異或ABF001010100111同或AB=(A⊙B)’邏輯運算異或同或

邏輯符號

邏輯表達式F=AB

=AB+ABF=A⊙B=AB+ABAB

0

0

0

1

1

0

11

F

0

1

1

0

F

1

0

0

1

=1ABFABFABF=ABF真值表AB=A⊙BA⊙B=AB單變量開關(guān)代數(shù)定理自等律：X+0=XX·1=X0-1律：X+1=1X·0=0還原律：(X’)’=X同一律：X+X=XX·X=X互補律：X+X’=1X·X’=0變量和常量的關(guān)系變量和其自身的關(guān)系二變量或三變量開關(guān)代數(shù)定理與普通代數(shù)相似的關(guān)系交換律(Commutativity)

X·Y=Y·XX+Y=Y+X結(jié)合律(Associativity)

X·(Y·Z)=(X·Y)·ZX+(Y+Z)=(X+Y)+Z分配律(Distributivity)

X·(Y+Z)=X·Y+X·ZX+Y·Z=(X+Y)·(X+Z)可以利用真值表證明公式和定理一些特殊的關(guān)系吸收律(Covering)X+X·Y=XX·(X+Y)=X組合律(Combining)X·Y+X·Y’=X(X+Y)·(X+Y’)=X添加律（一致性定理）（Consensus）X·Y+X’·Z+Y·Z=X·Y+X’·Z(X+Y)·(X’+Z)·(Y+Z)=(X+Y)·(X’+Z)基本公式——異或(XOR)交換律：XY=YX結(jié)合律：X(YZ)=(XY)Z分配律：X·(YZ)=(X·Y)(X·Z)因果互換關(guān)系

XY=ZXZ=YYZ=XXYZW=00XYZ=W先與后異或基本公式——異或(XOR)變量和常量的關(guān)系

XX=0XX’=1X0=XX1=X’多變量異或運算——結(jié)果取決于變量為1的個數(shù)X0X1…Xn=

1變量為1的個數(shù)是奇數(shù)0變量為1的個數(shù)是偶數(shù)基本公式——同或(XNOR)交換律：X⊙Y=Y⊙X結(jié)合律：X⊙(Y⊙Z)=(X⊙Y)⊙Z不滿足分配律：X(Y⊙Z)≠XY⊙XZ因果互換關(guān)系X⊙Y=ZX⊙Z=YY⊙Z=X基本公式——同或(XNOR)變量和常量的關(guān)系X⊙X=1X⊙X’=0X⊙1=XX⊙0=X’多變量同或運算——結(jié)果取決于變量為0的個數(shù)X0⊙X1⊙…⊙Xn=

1變量為0的個數(shù)是偶數(shù)0變量為0的個數(shù)是奇數(shù)異或和同或的關(guān)系偶數(shù)個變量的同或和異或——互反

XY=(X⊙Y)’XYZW=(X⊙Y⊙Z⊙W)’奇數(shù)個變量的同或和異或——相等

XYZ=X⊙Y⊙Z異或和同或的關(guān)系對異或或同或運算中的任何一個變量取反，則成為其相反的運算AB’=A⊙BAB=A⊙B’

對異或或同或運算中的任何2個變量取反，則不改變運算結(jié)果AB’=A’BA’⊙B=A⊙B’n變量定理(n-VariableTheorems)廣義同一律X+X+…+X=XX·X·…·X=X摩根定律(Demorgan’sTheorems)(X1·X2·……·Xn)’=X1’+X2’+……+Xn’(X1+X2+……+Xn)’=X1’·X2’·……·Xn’[F(X1,X2,……,Xn,+,·)]’=F(X1’,X2’,……,Xn’,·,+)(X+Y)+(X+Y)’=1X+X’=1X·Y+X·Y’=X(X’+Y)·(X·(Y’+Z))+(X’+Y)·(X·(Y’+Z))’=(X’+Y)代入定理(substitutionTheorems)：在含有變量X的邏輯等式中，如果將式中所有出現(xiàn)X的地方都用另一個函數(shù)F來代替，則等式仍然成立。邏輯函數(shù)的基本定理反演定理（ComplementTheorems）

摩根定理——求取已知邏輯式的反邏輯式(X·Y)’=X’+Y’(X+Y)’=X’·Y’反演規(guī)則：與或，01，變量取反遵循原來的運算優(yōu)先次序不屬于單個變量上的反號應(yīng)保留不變例1：寫出下面函數(shù)的反函數(shù)F1=X·(Y+Z)+Z·WF2=(X·Y)’+Z·W·E’

合理地運用反演定理能夠?qū)⒁恍﹩栴}簡化F1’=(X’+Y’Z’)(Z’+W’)=X’Z’+X’W’+Y’Z’+Y’Z’W’=X’Z’+X’W’+Y’Z’F2’=(X’+Y’)’(Z’+W’+E)對偶定理（DualityTheorems）

對偶規(guī)則與或；01變換時不能破壞原來的運算順序（優(yōu)先級）對偶原理若兩邏輯式相等，則它們的對偶式也相等FD(X1,X2,…,Xn,+,·,’)=F(X1,X2,…,Xn,·,+,’)例：寫出下面函數(shù)的對偶函數(shù)F1=X+Y·(Z+W)F2=(X’·(Y+Z’)+(Z+W)’)’F1D=X·(Y+Z·W)F2D=(X’+Y·Z’)·(Z·W)’)’對偶和反演對偶：FD(X1,X2,…,Xn,+,·,’)=F(X1,X2,…,Xn,·,+,’)反演：

[F(X1,X2,…,Xn,+,·)]’=F(X1’

,X2’,…,Xn’

,·,+)[F(X1,X2,…,Xn)]’=FD(X1’

,X2’,…,Xn’

)正邏輯約定和負邏輯約定互為對偶關(guān)系正邏輯約定和負邏輯約定互為對偶關(guān)系G1XYFXYFLLLLHLHLLHHH電氣功能表XYF000010100111正邏輯約定XYF111101011000負邏輯約定正邏輯：F=X·Y負邏輯：F=X+Y邏輯函數(shù)的表示方法常用的邏輯函數(shù)表示方法有：邏輯真值表邏輯表達式邏輯圖波形圖F=F(X,Y,Z)=X·(Y+Z)XYFZ&≥1XYZF邏輯函數(shù)邏輯圖開關(guān)XYZ1表閉合指示燈1表亮00000111000001010011100101110111XYZF真值表舉重裁判電路將輸出與輸入信號變化的時間關(guān)系用波形的形式描述，就得到了波形圖

000001010011100101110111XYZF真值表00000111最小項(Minterm)最小項——n變量最小項是具有n個因子的標準乘積項n變量函數(shù)具有2n個最小項全體最小項之和為1任意兩個最小項的乘積為0輸入變量的每一組取值都使一個對應(yīng)的最小項的值為1注意：XY不是最小項具有邏輯相鄰性的兩個最小項之和可以合并成一項并消去一對因子X’·Y’·Z’X’·Y’·ZX’·Y·Z’X’·Y·ZX·Y’·Z’X·Y’·ZX·Y·Z’X·Y·Z000001010011100101110111XYZ乘積項最大項(Maxterm)最大項——n變量最大項是具有n個因子的標準求和項n變量函數(shù)具有2n個最大項全體最大項之積為0任意兩個最大項的和為1輸入變量的每一組取值都使一個對應(yīng)的最小項的值為0只有一個變量不同的兩個最大項的乘積等于各相同變量之和X+Y+ZX+Y+Z’X+Y’+ZX+Y’+Z’X’+Y+ZX’+Y+Z’X’+Y’+ZX’+Y’+Z’000001010011100101110111XYZ求和項X’·Y’·Z’X’·Y’·ZX’·Y·Z’X’·Y·ZX·Y’·Z’X·Y’·ZX·Y·Z’X·Y·Z最小項m0m1m2m3m4m5m6m700000011010201131004101511061117XYZ編號X+Y+ZX+Y+Z’X+Y’+ZX+Y’+Z’X’+Y+ZX’+Y+Z’X’+Y’+ZX’+Y’+Z’M0M1M2M3M4M5M6M7最大項最大項與最小項之間的關(guān)系11101001G00000010010001111000101111011110XYZF(X’·Y·Z)’=X+Y’+Z’(X·Y’·Z)’=X’+Y+Z’(X·Y·Z’)’=X’+Y’+ZMi=mi’mi=Mi’標號互補最大項與最小項之間的關(guān)系1、

Mi=mi’；mi=Mi’；3、一個n變量函數(shù)，既可用最小項之和表示，也可用最大項之積表示。兩者下標互補。2、某邏輯函數(shù)F，若用P項最小項之和表示，則其反函數(shù)F’可用P項最大項之積表示，兩者標號完全一致。4、一個n變量函數(shù)的最小項mi,其對偶為：(mi)d=M(2n-1)-i

M6=A+B+CMi=mi最大項和最小項之間的關(guān)系00000010010101101001101011001111ABCY=AB+C=AB+C=ABC=m6Y=ABC+ABC+ABCY=

(0,1,3,5,6)Y=(2,4,7)思考：Yd=(？)＝

(？)Yd=(1,2,4,6,7)＝

(0,3,5)On-Set(開集)Off-Set(閉集)公式法化簡并項法：利用X·Y+X·Y’=X·(Y+Y’)=X吸收法：利用X+X·Y=X·(1+Y)=X消項法：利用X·Y+X’·Z+Y·Z=X·Y+X’·Z消因子法：利用X+X’·Y=X+Y配項法：利用X+X=XX+X’=1最簡函數(shù)式的不同形式與或式可變換成與非－與非式ABDC··=DCAB·+=FDCAB+=或與式變換成或非－或非式DC++BA+=DCBA+·+=)()(DCBAF+·+=)()(卡諾圖化簡化簡函數(shù)：F=(X,Y,Z,W)(0,2,3,5,7,8,10,11,13)XYZW0001111000011110X’·Y·WY·Z’·WY’·ZY’·W’1111111111、填圖2、圈組

“圈”盡可能大圈數(shù)盡可能少方格可重復(fù)使用3、讀圖，得到結(jié)果F=X’·Y·W+Y·Z’·W+Y’·Z+Y’·W’含有無關(guān)項的函數(shù)的兩種表示形式： 1、L=∑m(…)+∑d(…) 2、L=∑m(…)，給定約束條件為 ABC+ACD=0無關(guān)項的意義在于，它的值可以取0或取1，具體取什么值，可以根據(jù)使函數(shù)盡量得到簡化而定。在邏輯函數(shù)表達式中用∑d(…)表示無關(guān)項，例如∑d(2,4,5)

，說明最小項m2、m4、m5為無關(guān)項；也用邏輯表達式表示函數(shù)中的無關(guān)項，例如d=A’B+AC，說明A’B+AC所包含的最小項為無關(guān)項。無關(guān)項在真值表或卡諾圖中用“Φ”、“d或“×”來表示。例：化簡具有約束的邏輯函數(shù)給定約束條件為AB00CD01111000011110

111

×××

×1

×ד無關(guān)”輸入組合F=X,Y,Z,W(1,2,3,5,7)+d(10,11,12,13,14,15)ZWXY00

01

11

1000011110dddddd11111F=X’·W+Y’·ZX’·WY’·Zd集（d-set）例題分析以下描述一個邏輯函數(shù)的方法中()只能唯一表示。A.表達式B.邏輯圖C.真值表D.波形圖

已知二變量輸入邏輯門的輸入A、B和輸出F的波形如圖所示，判斷是（

）邏輯門的波形。 A.

與非門 B.異或門 C.同或門

D.無法判斷例題分析如果n個變量A、B、C、…W中“1”的個數(shù)為奇數(shù)，那么由四個變量構(gòu)成的最小項mi、mj及最大項Mi

、Mj，且i≠j。最大項Mi

、Mj之和是()；最小項

mi、mj之積是(

)。

例題分析化簡邏輯函數(shù)：在同一四變量邏輯系統(tǒng)中，函數(shù)

F1=∑ABCD(2,4,5,7,9,14)和F2=∏ABCD(1,6,8,10,11,13)之間滿足（）關(guān)系。A.對偶

B.相等

C.香農(nóng)展開

D.反演（互非）

掌握組合電路的分析：邏輯函數(shù)表達式的產(chǎn)生過程及邏輯函數(shù)表達式的基本化簡方法—函數(shù)化簡方法；組合電路的綜合過程：將功能敘述表達為組合邏輯函數(shù)的表達形式、邏輯函數(shù)表達式的化簡—函數(shù)化簡方法和卡諾圖化簡方法、使用與非門、或非門表達的邏輯函數(shù)表達式、邏輯函數(shù)的最簡表達形式及綜合設(shè)計的其他問題：無關(guān)項的處理、冒險問題等；了解險象的產(chǎn)生原因、分類，掌握險象的判斷與消除方法；考試大綱－第三章組合電路的分析分析的目的：確定給定電路的邏輯功能分析步驟：由輸入到輸出逐級寫出邏輯函數(shù)表達式對輸出邏輯函數(shù)表達式進行化簡判斷邏輯功能（列真值表或畫波形圖）00000011010101101001101011001111XYZF真值表XYZF111&&&&≥1功能：判奇電路，奇偶校驗例：分析下圖電路的邏輯功能Y=XYZ+XYZ+XYZ+XYZXYZXYZXYZXYZ組合電路的綜合問題描述邏輯抽象選定器件類型函數(shù)化簡電路處理將函數(shù)式變換電路實現(xiàn)真值表或函數(shù)式用門電路用MSI組合電路或PLD正常工作狀態(tài)故障狀態(tài)1、進行邏輯抽象：輸入變量：紅R黃Y綠G三盞燈的狀態(tài)燈亮為1，不亮為0輸出變量：故障信號F正常工作為0，發(fā)生故障為1例：設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路正常工作狀態(tài)1、進行邏輯抽象：輸入變量：紅R黃Y綠G三盞燈的狀態(tài)燈亮為1，不亮為0輸出變量：故障信號F正常工作為0，發(fā)生故障為1例：設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路000001010011100101110111RYGF真值表11111000001010011100101110111RYGF真值表111111、邏輯抽象2、用門電路設(shè)計寫出邏輯函數(shù)式并化簡F=R’·Y’·G’+R·Y+R·G+Y·GR’·Y’·G’R·YR·GY·GGRY00011110011

11

1

13、電路處理F=R’·Y’·G’+R·Y+R·G+Y·G定時冒險穩(wěn)態(tài)特性和瞬態(tài)特性steady-statebehavior&stransientbehavior電路延遲冒險（hazard）競爭XX’Fglitch尖峰ABABXF靜態(tài)冒險靜態(tài)-1型冒險靜態(tài)-0型冒險主要存在于“與－或”電路中XFXF輸出端在一定條件下，能簡化成：F=(X·X’)’=X+X’輸出端在一定條件下，能簡化成：F=(X+X’)’=X·X’主要存在于“或－與”電路中利用卡諾圖發(fā)現(xiàn)靜態(tài)冒險ZXY00011110011

11

1若卡諾圖中，圈與圈之間有相切現(xiàn)象，則可能出現(xiàn)靜態(tài)冒險。消除冒險的方法：引入額外項乘積項覆蓋冒險的輸入對。F=X·Z’+Y·Z+X·YYZWX00

01

11

10000111101111111111F=X·Y’·Z’+W’·Z+W·Y+W’·X·Y’+Y·Z+W·X·Z’檢查競爭－冒險現(xiàn)象的方法只要輸出端的邏輯函數(shù)在一定條件下能簡化成F=X+XF=X·X或則可判定存在競爭—冒險如：F=XY+XZ當Y=Z=1時，F(xiàn)=X+X，存在競爭—冒險又如：F=(X+Y)(Y+Z)當X=Z=0時，F(xiàn)=Y·Y，存在競爭—冒險采用計算機輔助分析手段用實驗來檢查電路輸出端是否產(chǎn)生尖峰脈沖例題分析求出電路圖所有可能產(chǎn)生靜態(tài)冒險的輸入變量變化組合。

例題分析畫出輸出變量F的波形圖(假定X和Y始終為高電平,每個門電路均為單位延遲時間)XZYFZF電路是否存在冒險？如果存在，設(shè)計克服冒險的方法。

設(shè)計題目參考：1、設(shè)計一個組合判斷電路，對于3位二進制輸入，當輸入大于等于5時，輸出為1，否則輸出為0；寫出輸出函數(shù)的最小積之和表達式，畫出只采用與非門實現(xiàn)該邏輯的電路圖。2、設(shè)計一個譯碼器，4個輸入為4位Gray碼，10個輸出為對應(yīng)十進制符號的10中取1碼。寫出各輸出函數(shù)表達式，注意利用無關(guān)項化簡；3、采用多路復(fù)用器74x151實現(xiàn)3輸入多數(shù)表決器。寫出輸出函數(shù)，畫出電路連接圖。4、設(shè)計一位全減器，該電路實現(xiàn)A-B-C的減法運算功能，輸出本位差D和向高位借位信號P。寫出各輸出函數(shù)的最小積之和表達式5、設(shè)計每次處理2位的相等比較器迭代單元，該單元有1個輸出Y和5個輸入C，A1，A0，B1，B0；當A與B不相等時輸出為1，相等時輸出與C相同；寫出輸出函數(shù)的最小積之和表達式?？荚嚧缶V－第四章掌握基本時序元件R-S型,D型,J-K型,T型鎖存器、觸發(fā)器的電路結(jié)構(gòu)，工作原理，時序特性,功能表，特征方程表達式，不同觸發(fā)器之間的相互轉(zhuǎn)換；掌握鐘控同步狀態(tài)機的模型圖，狀態(tài)機類型及基本分析方法和步驟，使用狀態(tài)圖表示狀態(tài)機狀態(tài)轉(zhuǎn)換關(guān)系；掌握時序狀態(tài)機的設(shè)計：狀態(tài)轉(zhuǎn)換過程的建立，狀態(tài)的化簡與編碼賦值、未用狀態(tài)的處理-最小風險方案和最小代價方案、使用狀態(tài)轉(zhuǎn)換表的設(shè)計方法、使用狀態(tài)圖的設(shè)計方法。鎖存器與觸發(fā)器鎖存器和觸發(fā)器——電平有效和邊沿有效的區(qū)別按照邏輯功能的不同特點，通常可分為S-R觸發(fā)器（鎖存器）D觸發(fā)器（鎖存器）J-K觸發(fā)器T觸發(fā)器每種觸發(fā)器的功能表特征方程狀態(tài)圖鎖存器和觸發(fā)器思路：鎖存器、還是觸發(fā)器？什么類型的觸發(fā)器？（S-R、J-K、D、T）邊沿觸發(fā)？延遲輸出？上升沿有效？下降沿有效？要求：正確寫出特征方程－>狀態(tài)轉(zhuǎn)換方程會畫時序圖根據(jù)已有的觸發(fā)器設(shè)計需要的觸發(fā)器S-R觸發(fā)器（鎖存器）SCRQQ時鐘S-R鎖存器00011011S

R維持清0置10*Q功能表00011011S

R維持清0置11*Q功能表主從S-R觸發(fā)器SCRQQ11100100SLRL維持清0置11*Q01*0基本S-R鎖存器SQRQ（或非門）SQRQ（與非門）S-R觸發(fā)器（鎖存器）00011011S

R維持01

1*Q功能表狀態(tài)圖01S=1,R=0S=0,R=1S=XR=0S=0R=X特征方程Q*=S+R’·QS·R=0（約束條件）J-K觸發(fā)器000001010011100101110111J

K01001110QnQn+1狀態(tài)轉(zhuǎn)移真值表維持清0置1翻轉(zhuǎn)000111100100011110QnJKQn+1特征方程Q*=J·Q’+K’·QJ-K觸發(fā)器00011011J

K維持清0置1翻轉(zhuǎn)Q*功能表特征方程Q*=J·Q’+K’·Q狀態(tài)圖01J=1,K=XJ=X,K=1J=XK=0J=0K=X狀態(tài)圖D觸發(fā)器（鎖存器）特征方程：Q*=D01D=1D=0D=1D=0有使能端的D觸發(fā)器：Q*=EN·D+EN’·QT觸發(fā)器特征方程：Q*=T·Q’+T’·QT

QCP

Q時序邏輯電路的分析邏輯電路輸出方程激勵方程狀態(tài)圖狀態(tài)表狀態(tài)方程描述功能時序圖Y=X·Q2·

Q1

J1=(X’·Q2’)’K1=(X·Q2’)’

J2=X’·Q1K2=(X’·

Q1’)’1、由電路得到激勵方程2、由電路得到輸出方程CPXYJQCLKKQ&&&&JQCLKKQ&&FF1FF2=X+Q2時鐘同步狀態(tài)機分析3、得到狀態(tài)轉(zhuǎn)換方程J-K觸發(fā)器特征方程為：Q*=J·Q’+K’·QQ1*

=J1·

Q1’+K1’·

Q1=(X+Q2)·

Q1’+

X·Q2’·

Q1=Q2·Q1’+X·Q1’+X·Q2’·Q1=X’·

Q1·

Q2’+X’·

Q1’·

Q2

Q2*

=J2·

Q2’+K2’·

Q2Y=X·Q2·

Q1

J1=(X’·Q2’)’K1=(X·Q2’)’

J2=X’·Q1K2=(X’·

Q1’)’1、由電路得到激勵方程2、由電路得到輸出方程=X+Q24、由狀態(tài)方程和輸出方程列狀態(tài)轉(zhuǎn)換表Q1*

=Q2·Q1’+X·Q1’+X·Q2’·Q1Q2*

=X’·

Q1·

Q2’+X’·

Q1’·

Q2Y=X·Q2·

Q1001011100110000000000001狀態(tài)轉(zhuǎn)換表XQ2Q1Q2*Q1*Y0

000

010

100

111

001

011

101

11S00011011X0100,010,011,000,001,001,001,000,1Q2*Q1*,YQ2Q1X’·

Q2’·Q1+X’·Q2·Q1’

001/00/05、畫狀態(tài)圖S00011011X0100,010,011,000,001,001,001,000,1Q2*Q1*,YQ2Q1011/01/0100/0110/00/01/1X/Y狀態(tài)00：開始判斷狀態(tài)01：輸入一個1狀態(tài)10：連續(xù)輸入10狀態(tài)11：連續(xù)輸入100邏輯功能：1001序列檢測器輸入端連續(xù)輸入1001時，輸出1X:0100100111001100100…Y:0000100000001000100…時序邏輯電路設(shè)計最簡狀態(tài)表

命題原始狀態(tài)圖編碼狀態(tài)表導出激勵輸出方程畫邏輯圖狀態(tài)化簡狀態(tài)分配給定狀態(tài)的設(shè)計問題1、狀態(tài)/輸出表用A表示輸入數(shù)據(jù)；用Z表示檢測結(jié)果。開始，等待第一個1STASTA/0A1/0A上捕獲一個1A1STA/0A11/0A上連續(xù)捕獲11A11OK/1A11/0A上連續(xù)捕獲110OKSTA/0A1/0設(shè)計一個110串行數(shù)據(jù)檢測器狀態(tài)SA01S*/Z電路檢測到輸入連續(xù)出現(xiàn)110時，輸出為1Mealy機1、狀態(tài)/輸出表STASTA/0A1/0A1STA/0A11/0A11OK/1A11/0OKSTA/0A1/0狀態(tài)SA01S*/Z2、狀態(tài)化簡識別等效狀態(tài)，如果兩個狀態(tài)對于所有輸入組合產(chǎn)生相同的輸出對于每種輸入組合具有相同或等效的下一狀態(tài)STA/1S*/ZSTA/0STAA1/03、狀態(tài)編碼0001100001110001100Q1Q00001111001A01000ddZ00/0Q1Q00001111001A00/000/101/010/010/0dd/ddd/d4、狀態(tài)方程和輸出方程STASTA/0A1/0A1STA/0A11/0A11STA/1A11/0狀態(tài)SA01S*/Z0000/001/00100/010/01000/110/0Q1Q0A01Q1*Q0*/Z00/0Q1Q00001111001A00/000/101/010/010/0dd/ddd/d4、狀態(tài)方程和輸出方程0Q1Q00001111001A01000ddZZ=A’·Q10Q1Q00001111001A00011ddQ1*Q1*=A·Q1+A·Q00Q1Q00001111001A00100ddQ0*Q0*=A·Q1’·Q0’選擇D觸發(fā)器5、激勵方程Q1*=A·Q1+A·Q0Q0*=A·Q1’·Q0’D1=A·Q1+A·Q0D0=A·Q1’·Q0’選擇J-K觸發(fā)器Q*=J·Q’+K’·Q=(A·Q1’)·Q0’+1’·Q0=A·Q1+A·Q0·(Q1+Q1’)=A·Q1+A·Q0·Q1+A·Q0·Q1’=A·Q1+A·Q0·Q1’J1=A·Q0K1=A’J0=A·Q1’K0=16、檢查電路的自啟動性當電路進入無效狀態(tài)11后，A=0時，該電路是自啟動的Z=A’·Q1Q1*=A·Q1+A·Q0Q0*=A·Q1’·Q0’7、畫邏輯電路圖（略）下一狀態(tài)為00A=1時，下一狀態(tài)為101/0110/1000/0011/00/0101/01/00/1狀態(tài)表如果設(shè)計成Moore型？用A表示輸入數(shù)據(jù)；用Z表示檢測結(jié)果。電路檢測到輸入連續(xù)出現(xiàn)110時，輸出為11、得到狀態(tài)轉(zhuǎn)換表開始，等待第一個1STASTAA1A上捕獲一個1A1STAA11A上連續(xù)捕獲11A11OKA11A上連續(xù)捕獲110OKSTAA1狀態(tài)SA01S*Moore機z0001對比(Merely)：STASTA/0A1/0A1STA/0A11/0A11OK/1A11/0OKSTA/0A1/0狀態(tài)SA01S*/ZSTA/1S*/ZSTA/0STAA1/0思考： 同樣的狀態(tài)機電路設(shè)計，Merely型電路需要的狀態(tài)數(shù)可能多些，還是Moore型電路需要的狀態(tài)數(shù)可能多些？舉例分析若J－K觸發(fā)器原態(tài)為“1”，控制輸入J=1，K=0，當有效時鐘作用后Q（t+1）=（？）要使D觸發(fā)器按Q*＝Q’工作，則D觸發(fā)器的輸入D=（？）

舉例分析Mealy型電路的輸出（

）。 a)僅與當時的輸入有關(guān) b)僅與當時的狀態(tài)有關(guān) c)與當時的輸入及狀態(tài)都有關(guān)

d)與當時的輸入及狀態(tài)都無關(guān)

實現(xiàn)同一功能的Mealy型同步時序電路比Moore型同步時序電路所需要的（）。A.狀態(tài)數(shù)目更多B.狀態(tài)數(shù)目更少C.觸發(fā)器更多D.觸發(fā)器更少考試大綱－第六章掌握利用基本的邏輯門和已有的中規(guī)模集成電路（MSI）邏輯器件如譯碼器、編碼器、多路選擇器、多路分配器、異或門、比較器、全加器、三態(tài)器件等作為設(shè)計的基本元素完成更為掌握復(fù)雜的組合邏輯電路設(shè)計的方法；利用基本的邏輯門、時序元件作為設(shè)計的基本元素完成規(guī)定的鐘控同步狀態(tài)機電路的設(shè)計任務(wù)：計數(shù)器、位移寄存器、序列檢測電路和序列發(fā)生器的設(shè)計；常用組合邏輯器件

(譯碼器和編碼器)使能輸入編碼輸出編碼Map映射Decoder（譯碼器）Encoder（編碼器）N-BitBinaryCode(n位二進制碼)2n

中取1碼使能輸入編碼輸出編碼Map映射2n中取1碼n位二進制碼(One-out-of2n)雙2-4譯碼器74x139

74x1391XX1111

00011100011101

0101011

0110111InputsGBAOutputs

Y3_LY2_LY1_LY0_L(1/274x139雙2-4譯碼器真值表)The74x1383-to-8Decoder

(3-8譯碼器74x138)G1G2A_LG2B_LY3=G1·G2A·G2B·C’·B·AEnable(使能)Select(選擇)用譯碼器和邏輯門實現(xiàn)邏輯函數(shù)ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138F+5VF=(X,Y,Z)(0,3,6,7)當使能端有效時Yi=mi用譯碼器和邏輯門實現(xiàn)邏輯函數(shù)ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138+5VFF=(X,Y,Z)(0,3,6,7)=M1·

M2·M4·M5=m1’

·

m2’

·m4’

·m5’F=(X,Y,Z)(1,2,4,5)ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138+5VF

A2A1A0IDLEI7I6I5I4I3I2I1I0Highest-Priority(數(shù)大優(yōu)先)優(yōu)先編碼器輸入輸出使能輸出，用于級聯(lián)EO選通輸出GSEI_L有效沒有輸入請求EO_L有效EnableIputsEIEI_L有效有輸入請求GS_L有效The74x148PriorityEncoder(優(yōu)先級編碼器74x148)多路復(fù)用器ENSELD0Dn-1YEnable使能Select選擇n個1位數(shù)據(jù)源數(shù)據(jù)輸出（1位）ENSELD0Dn-1YEnable(使能)Select(選擇)NDataSources(n個b位數(shù)據(jù)源)DataOutput(數(shù)據(jù)輸出)（b位）EN_LCBAYY_L1XXX0000000100100011010001010110011101D0D0’D1D1’D2D2’D3D3’D4D4’D5D5’D6D6’D7D7’8輸入1位多路復(fù)用器ABC8選1MUXEN_LCBAYY_L1XXX0000000100100011010001010110011101D0D0’D1D1’D2D2’D3D3’D4D4’D5D5’D6D6’D7D7’(8輸入1位多路復(fù)用器)TruthTablefora74x1518選1MUX輸入G_LS1X000100001A2A3A4A1B2B3B4B2輸入4位多路復(fù)用器TruthTablefora74x157輸出1Y2Y3Y4Y1A2A3A4A2輸入4位多路復(fù)用器1G_L2G_LBA1Y2Y11XX000000010010001101000101011001111000100110101011

001C02C01C12C11C22C21C32C31C001C101C201C30

02C002C102C202C3(4輸入2位多路復(fù)用器74x153真值表)雙4選1AB1G2G用數(shù)據(jù)選擇器設(shè)計組合邏輯電路當使能端有效時，最小項之和形式ENABCD0D1D2D3D4D5D6D7YY74x151實現(xiàn)邏輯函數(shù)F=(A,B,C)(0,1,3,7)CBAVCCF例題：利用4-to-1MUX實現(xiàn):解：觀察邏輯邏輯函數(shù)表達式，每個與項都包含了變量A和C，因此用A、C作數(shù)據(jù)選擇器的選擇輸入端，變換邏輯函數(shù)表達式如下MUXD0D1D2D3A0A1ENY對比：四選一MUX表達式令A(yù)1=A，A0=CEN’=0，D0=0，D1=D，D2=B，D3=B’YZWX00

01

11

10000111101111111YWX000111100110ZZZZZ’0思考：利用74x151實現(xiàn)邏輯函數(shù)F=(W,X,Y,Z)(0,1,3,7,9,13,14)降維：由4維3維ENABCD0D1D2D3D4D5D6D7YY74x151VCCYXWFZ利用74x151實現(xiàn)F=(W,X,Y,Z)(0,1,3,7,9,13,14)0

2

6

41

3

7

5YWX000111100110ZZZZZ’0加法器B3B0B1B2

∑74LS283CICOS3S0S1S2A3A0A1A2加法器應(yīng)用舉例用四位二進制加法器74x283設(shè)計四位二進制加法/減法器解：要實現(xiàn)加法和減法雙重功能，需要有功能選擇信號，用M表示。設(shè)A=A3A2A1A0為四位二進制被加數(shù)（或被減數(shù)），B=B3B2B1B0為四位二進制加數(shù)（或減數(shù)）。當M=0時，電路實現(xiàn)A+B的加法運算當M=1時，電路實現(xiàn)A-B的減法運算。減法運算用補碼實現(xiàn)所以有即將減法運算變成了加法運算，但減數(shù)B的各位應(yīng)該為原數(shù)值位的非考慮到異或門的特性所以通過四位加法器和異或門可以實現(xiàn)加法器/減法器計數(shù)器能夠設(shè)計任意進制的計數(shù)器基本的時序邏輯電路基于MSI計數(shù)器（74163）的設(shè)計清零法置數(shù)法基于MSI計數(shù)器（74163）的分析4位二進制計數(shù)器CLR同步清零LD同步預(yù)置數(shù)RCO進位輸出ENPENT使能端進位輸出清零4位二進制計數(shù)器74x163的功能表01111CLK工作狀態(tài)同步清零同步置數(shù)保持保持,RCO=0計數(shù)CLR_LLD_LENPENT0111

01

0

1174x161異步清零74x163工作于自由運行模式時的接線方法自由運行的’163可以用作2、4、8和16分頻計數(shù)器01234567891011121314150其它MSI計數(shù)器74x160、74x1621位十進制（BCD）加法計數(shù)器（異、同步清零）01234567890QAQBQCQDQC、QD都是十分頻，但占空比不是50％74x169可逆計數(shù)器74x160、74x1621位十進制（BCD）加法計數(shù)器（異、同步清零）UP/DNUP/DN=1加法計數(shù)（升序）UP/DN=0減法計數(shù)（降序）使能輸入進位輸出低電平有效其它MSI計數(shù)器計數(shù)器的級聯(lián)CLOCKRESET_LLOAD_LCNTEND0D1D2D3Q4Q5Q6Q774x16374x163思考：利用低位的進位控制高位的時鐘行不行？模m計數(shù)器（m>2n）先進行級聯(lián)，再整體置零或預(yù)置數(shù)例：用74x163構(gòu)造模193計數(shù)器兩片163級聯(lián)得8位二進制計數(shù)器（0～255）——采用整體清零法，0～192——采用整體預(yù)置數(shù)法，63～255256－193＝63若m可以分解：m=m1m2分別實現(xiàn)m1和m2，再級聯(lián)6310=(00111111)2CLKCLRLDENPENTAQABQBCQCDQDRCO74x163CLKCLRLDENPENTAQABQBCQCDQDRCO74x16311001111+5VCLOCKCLR_LCLKCLRLDENPENTAQABQBCQCDQDRCO74x163CLKCLRLDENPENTAQABQBCQCDQDRCO74x16311001111CLOCKCLR_L+5VQ4Q5Q6Q7EN分析下面的電路的模為多少？CLKCLRLDENPENTAQABQBCQCDQD