數(shù)字電路設(shè)計(jì)及FPGA應(yīng)用2014

數(shù)字電路設(shè)計(jì)及FPGA應(yīng)用學(xué)習(xí)的效果學(xué)習(xí)的效果=學(xué)習(xí)的意愿度×學(xué)習(xí)的內(nèi)容主要內(nèi)容數(shù)值進(jìn)制概念及使用數(shù)字電路中的基本器件和單元邏輯電路和時(shí)序電路設(shè)計(jì)實(shí)例Verilog語(yǔ)言基礎(chǔ)FPGA概念及應(yīng)用QuartusII工具的使用數(shù)值進(jìn)制十進(jìn)制；二進(jìn)制；十六進(jìn)制。十進(jìn)制逢十進(jìn)一個(gè)十百千等對(duì)應(yīng)以10為底加權(quán)系數(shù)0，1，2，3……如8932，8對(duì)應(yīng)的加權(quán)系數(shù)為3，9對(duì)應(yīng)的加權(quán)系數(shù)為2，3對(duì)應(yīng)的加權(quán)系數(shù)為1，2對(duì)應(yīng)的加權(quán)系數(shù)為0。8932=8*103+9*102+3*101+2*100二進(jìn)制逢二進(jìn)一每位對(duì)應(yīng)以2為底加權(quán)系數(shù)0，1，2，3……如1101，從左數(shù)第一個(gè)1對(duì)應(yīng)的加權(quán)系數(shù)為3，第二個(gè)1對(duì)應(yīng)的加權(quán)系數(shù)為2，第三個(gè)0對(duì)應(yīng)的加權(quán)系數(shù)為1，第四個(gè)1對(duì)應(yīng)的加權(quán)系數(shù)為0。1101=1*23+1*22+0*21+1*20=8+4+0+1

=13d十六進(jìn)制逢16進(jìn)一，二進(jìn)制一種特殊表示方法。對(duì)應(yīng)0、1、……9、A、B、C、D、E、F(十進(jìn)制0~15)數(shù)據(jù)位從右到左每位對(duì)應(yīng)以16為底加權(quán)系數(shù)0，1，2，3……如8Fh，從左數(shù)第一個(gè)8對(duì)應(yīng)的加權(quán)系數(shù)為1，第二個(gè)F對(duì)應(yīng)的加權(quán)系數(shù)為0。8Fh=8*161+15(F)*160=128+15

=143dMOS管MOS管和三極管的區(qū)別MOS管符號(hào)MOS管是電壓驅(qū)動(dòng)型；三極管(NPN,PNP)是電流驅(qū)動(dòng)型二者導(dǎo)通都至少需要一個(gè)Vt的電壓閥值。三極管常用型號(hào)8050,8550（長(zhǎng)電科技）應(yīng)用舉例。基本單元InverterNandNor比較重要的邏輯單元：Xor異或Xnor同或幾種單元電路的電路構(gòu)成組合邏輯實(shí)例---三八譯碼器38譯碼器是市面上較常用的一種電路，具體信號(hào)為74HC138等。基本電路結(jié)構(gòu)與真值表：常用的基本電路D觸發(fā)器；加法器；SRAM；ROMD除法器邊沿觸發(fā)器件結(jié)構(gòu)工作原理加法器1加法器是電路較長(zhǎng)使用的一種電路，在進(jìn)行“加減乘除”四則運(yùn)算中必須用到的一種器件。真值表表達(dá)式：S=A@B@CinCout=AB+Cin(A+B)

加法器2所有計(jì)算機(jī)中的加減乘除四則運(yùn)算都會(huì)用到加法器。加—減法：如A-B=A+(-B)=A+/B+1;乘法：A*B，如A1011，B=0010；除法：減法，加上比較。

SRAM靜態(tài)隨機(jī)存儲(chǔ)器。它是一種具有靜止存取功能的內(nèi)存，不需要刷新電路即能保存它內(nèi)部存儲(chǔ)的數(shù)據(jù)的器件；功耗低，但集成度不如DRAM。另一種叫做DRAM（動(dòng)態(tài)隨機(jī)存儲(chǔ)器），集成度高，但需刷新數(shù)據(jù)。主要用于需要臨時(shí)存取并能夠快速讀寫(xiě)數(shù)據(jù)的地方，如我們常說(shuō)的內(nèi)存。SRAM基本結(jié)構(gòu)：ROMMaskOTPE2PROMFlash存儲(chǔ)器設(shè)計(jì)舉例MCU設(shè)計(jì)及應(yīng)用硬件描述語(yǔ)言?xún)煞N硬件描述語(yǔ)言：VerilogVHDL兩種語(yǔ)言的比較VerilogHDL-較多的第三方工具的支持-語(yǔ)法結(jié)構(gòu)比VHDL簡(jiǎn)單-學(xué)習(xí)起來(lái)比VHDL容易-仿真工具比較好使-測(cè)試激勵(lì)模塊容易編寫(xiě)VHDL-比VerilogHDL早幾年成為IEEE標(biāo)準(zhǔn)；-語(yǔ)法/結(jié)構(gòu)比較嚴(yán)格，因而編寫(xiě)出的模塊風(fēng)格比較清晰；-比較適合由較多的設(shè)計(jì)人員合作完成的特大型項(xiàng)目（一百萬(wàn)門(mén)以上）。VerilogHDL的應(yīng)用方面ASIC和FPGA設(shè)計(jì)師可用它來(lái)編寫(xiě)可綜合的代碼。描述系統(tǒng)的結(jié)構(gòu)，做高層次的仿真。驗(yàn)證工程師編寫(xiě)各種層次的測(cè)試模塊對(duì)具體電路設(shè)計(jì)工程師所設(shè)計(jì)的模塊進(jìn)行全面細(xì)致的驗(yàn)證。庫(kù)模型的設(shè)計(jì)：可以用于描述ASIC和FPGA的基本單元（Cell）部件，也可以描述復(fù)雜的宏單元（MacroCell）。行為級(jí)和RTL級(jí)描述modulemuxtwo(out,a,b,sl);inputa,b,sl;outputout;

Regout;always@(sloraorb)if(!sl)out=a;

elseout=b;endmoduleabslout有關(guān)VerilogHDL的幾個(gè)重要基本概念

綜合：通過(guò)工具把用VerilogHDL描述的模塊自動(dòng)轉(zhuǎn)換為用門(mén)級(jí)電路網(wǎng)表表示的模塊的過(guò)程。寄存器傳輸級(jí)VerilogHDL模塊：也可稱(chēng)為RTL（Verilog）HDL模塊。它是符合特定標(biāo)準(zhǔn)和風(fēng)格的描述狀態(tài)轉(zhuǎn)移和變化的VerilogHDL模塊。能用綜合器把它轉(zhuǎn)換為門(mén)級(jí)邏輯。VerilogHDL測(cè)試模塊：用VerilogHDL描述的模塊，可以用來(lái)產(chǎn)生測(cè)試信號(hào)序列并可以接收被測(cè)試模塊的信號(hào)。用于驗(yàn)證所設(shè)計(jì)的模塊是否能正常運(yùn)行，往往不可綜合成具體門(mén)級(jí)電路。有關(guān)VerilogHDL的幾個(gè)重要基本概念

4）VerilogHDL頂層（測(cè)試）模塊：同上。布局布線(xiàn)：把用綜合器自動(dòng)生成的門(mén)級(jí)網(wǎng)表（EDIF）通過(guò)運(yùn)行一個(gè)自動(dòng)操作的布局布線(xiàn)工具，使其與具體的某種FPGA或某種ASIC工藝庫(kù)器件對(duì)應(yīng)起來(lái)，并加以連接的過(guò)程。VerilogHDL后仿真測(cè)試模塊：同3）、4），但被測(cè)試的模塊至少是一個(gè)門(mén)級(jí)描述的或用具體FPGA(ASIC)庫(kù)器件(帶時(shí)間延遲信息)描述的結(jié)構(gòu)型VerilogHDL模塊VerilogHDL模塊的結(jié)構(gòu)Verilog模塊的結(jié)構(gòu)由在module和endmodule關(guān)鍵詞之間的四個(gè)主要部分組成：-端口信息：moduleblock1(a,b,c,d);-輸入/輸出說(shuō)明：inputa,b,c;outputd;-內(nèi)部信號(hào)：wirex;-功能定義：assignd=a|x;assignx=(b&~c);endmodule

可編程邏輯器件（FPGA）FPGA（Field－ProgrammableGateArray），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。CPLD與FPGA–CPLD:基于乘積項(xiàng)技術(shù)，EEPROM/FLASH工藝–FPGA:基于查找表技術(shù)，SRAM工藝注：CPLD和FPGA概念并不特別明確。XILINX把基于乘積項(xiàng)技術(shù)，EEPROM/FLASH工藝的都叫CPLD，把基于查找表技術(shù)，SRAM工藝都叫FPGA；但AL