VHDL程序結(jié)構(gòu)介紹

目錄123VHDL設(shè)計概念VHDL簡介VHDL程序結(jié)構(gòu)VHDL簡介

VHDL全名Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage，超高速集成電路硬件描述語言，VHDL語言是一種用于電路設(shè)計的高級語言。最初是源于美國國防部1980年開始啟動的超高速集成電路計劃，在這一計劃執(zhí)行過程中，專家們認識到需要有一種標準的語言來描述集成電路的結(jié)構(gòu)和功能，由此，美國國防部便開發(fā)出VHDL設(shè)計語言供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的設(shè)計語言。VHDL設(shè)計概念

采用VHDL進行設(shè)計的方法為高層設(shè)計，即“概念驅(qū)動模式”設(shè)計。設(shè)計人員無需通過門級原理圖描述，而是針對設(shè)計目標進行功能描述。VHDL并不十分關(guān)心一個具體邏輯是靠何種方式實現(xiàn)的，而是把開發(fā)者的精力集中到邏輯所實現(xiàn)的功能上。由于高層設(shè)計只定義系統(tǒng)的行為特性，因此可以不涉及工藝。采用VHDL進行設(shè)計的具體過程為：1、以VHDL語言描述設(shè)計概念；2、用VHDL仿真與調(diào)試工具分析此概念的“行為”，檢查是否滿足初始要求。這一過程與普通的編程語言，如C語言的編譯、運行、調(diào)試是類似的。3、VHDL設(shè)計—>VHDL綜合工具。利用集成電路廠商或EDA廠家提供的被充分驗證過的工藝庫，以面積、功耗、速度等為目標進行優(yōu)化，將電路映射成網(wǎng)表，得到門級電路后，還要進行仿真來驗證門電路的行為和時序特性。4、物理設(shè)計。得到可供生產(chǎn)的文件，進行延時、故障、熱分析等，保證系統(tǒng)的穩(wěn)定工作，滿足設(shè)計指標。VHDL程序結(jié)構(gòu)實體和結(jié)構(gòu)體是VHDL設(shè)計文件的兩個基本組成部分實體說明描述設(shè)計實體（黑盒）的外部接口信號（即輸入/輸出信號）；結(jié)構(gòu)體說明用于描述設(shè)計實體（黑盒）的內(nèi)部電路。包集合存放各設(shè)計模塊能共享的數(shù)據(jù)類型、常數(shù)、子程序等；庫用于存放已編譯的實體、結(jié)構(gòu)體、包集合和配置。配置用于從庫中選取所需元件安裝到設(shè)計單元的實體中。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux21IS

PORT(a,b:INSTD_LOGIC; s:INSTD_LOGIC; y:OUTSTD_LOGIC);ENDmux21;ARCHITECTUREbehaviorOFmux21IS

BEGIN

PROCESS(a,b,s) BEGIN IFs='0'THENy<=a;ELSEy<=b; ENDIF;

ENDPROCESS;ENDone;程序包實體說明結(jié)構(gòu)體實體說明的一般格式為：

ENTITY

實體名

IS

[GENERIC類屬參數(shù)說明]； [PORT端口說明]；

END；ayand2b

實體中的每一個I/O信號被稱為端口，其功能對應(yīng)于電路圖符號的一個引腳。端口說明則是對一個實體的一組端口的定義，即對基本設(shè)計實體與外部接口的描述。端口是設(shè)計實體和外部環(huán)境動態(tài)通信的通道。實體類似一個“黑盒”，實體描述了“黑盒”的輸入輸出口。

ENTITY、IS、GENERIC、PORT、END是VHDL的關(guān)鍵字（保留字）。

實體名、端口名（端口說明）等均應(yīng)為符合VHDL命名規(guī)則的標識符。實體說明類屬信息1、作用

為設(shè)計實體和其外部環(huán)境通信的靜態(tài)信息提供通道，可以定義端口的大小、實體中元件的數(shù)目以及實體的定時特性等。2、一般格式

GENERIC（[CONSTANT]名字表：[IN]子類型標識[:=靜態(tài)表達式]，…]）；端口說明端口說明的一般格式為：

PORT（端口名{，端口名}：端口模式數(shù)據(jù)類型；端口名{，端口名}：端口模式數(shù)據(jù)類型）；

例如：PORT(

a,b :INSTD_LOGIC;

y

:OUTSTD_LOGIC);端口名端口模式數(shù)據(jù)類型端口模式

用來說明數(shù)據(jù)傳輸通過該端口的方向。IN：

數(shù)據(jù)只能從端口流入實體OUT：

數(shù)據(jù)只能從端口流出實體INOUT：

數(shù)據(jù)從端口流入或流出實體BUFFER：

數(shù)據(jù)從端口流出實體，同時可被內(nèi)部反饋。

構(gòu)造體內(nèi)部也要使用輸出信號時，只能定義成“buffer”。端口數(shù)據(jù)類型常用的有布爾型（boolean）、位型（bit）、位矢量型（bit-vector）、整數(shù)型（integer）、非標準邏輯和標準邏輯類型（Std_ulogic和Std_logic）。1）boolean：布爾型，可取值“TRUE(真)”或“FALSE(假)”。2）bit：為位邏輯數(shù)據(jù)類型，信號取值是邏輯值“1”和“0”。3）bit_vector：取值是一組二進制位的值。

如：8位數(shù)據(jù)總線數(shù)端口Port(d0,d1,sel:inbit;

q:outbit;

bus:outbit_vector(7downto0));4）Integer：整數(shù)，用作循環(huán)技術(shù)或常數(shù)，通常不用于I/O信號。5）Std_ulogic和Std_logic：非標準邏輯和標準邏輯類型，由IEEE:Std_logic_1164支持，程序包中定義了有關(guān)的數(shù)據(jù)類型，訪問該程序包中的項目需要使用LIBRARY子句和USE子句。LibraryIEEE；UseIEEE.STD_Logic_1164.all;EntitymuisPort(d0,d1,sel:inSTD_Logic;

q:outSTD_Logic;

bus:outSTD_Logic_vector(7downto0));ENDmu;練習(xí)編寫包含以下內(nèi)容的實體代碼：端口D為12位輸入總線;端口OE和CLK都是1位輸入;端口AD為7位雙向總線;端口A為7位輸出總線;端口INT是1位輸出;端口AS是一位輸出同時被用作內(nèi)部反饋。d[11..0]clkoead[7..0]a[7..0]intas

my_design練習(xí)答案Libraryieee;Useieee.std_logic_1164.ALL;Entitymy_designisPORT(d:instd_logic_vector(11downto0);oe,clk:in:std_logic;ad:inoutstd_logic_vector(7downto0);a:outstd_logic_vector(7downto0);int:outstd_logic;as:bufferstd_logic);Endmy_design;

d[11..0]clkoead[7..0]a[7..0]intasmy_design結(jié)構(gòu)體結(jié)構(gòu)體是用來描述一個設(shè)計的具體結(jié)構(gòu)，建立一個設(shè)計中輸入和輸出之間的關(guān)系，即描述實體的功能，對黑盒子的內(nèi)部進行具體描述。VHDL允許采用三種描述格式來進行具體的設(shè)計構(gòu)造，行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)描述。具體描述時，可以是以上三種中的一種或幾種的任意組合。一個設(shè)計實體可以有多個結(jié)構(gòu)體。結(jié)構(gòu)體一般格式為：ARCHITECTURE

結(jié)構(gòu)體名OF

實體名IS定義語句:內(nèi)部信號，常數(shù)，數(shù)據(jù)類型，函數(shù)定義

BEGIN[并行處理語句]；[進程語句]；…END

結(jié)構(gòu)體名；

ARCHITECTURE、OF、IS、BEGIN、END是VHDL的關(guān)鍵字（保留字）。

結(jié)構(gòu)體名稱由設(shè)計者自由命名，是結(jié)構(gòu)體的唯一名稱，該結(jié)構(gòu)體名可反映結(jié)構(gòu)體的特色。

例如： architecturebehaviorofmuxis——用結(jié)構(gòu)體行為命名 architecturedataflowofmuxis——用結(jié)構(gòu)體的數(shù)據(jù)流命名 architecturestructuralofmuxis——用結(jié)構(gòu)體組織結(jié)構(gòu)命名 architecturelatchofmuxis——用結(jié)構(gòu)體的功能命名以上命名舉例說明，幾個結(jié)構(gòu)體都屬于設(shè)計實體mux，結(jié)構(gòu)體名由設(shè)計者自行定義，OF后面的實體名指明了該結(jié)構(gòu)體所對應(yīng)的是哪個實體。由于一個設(shè)計有行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)描述3種方式，一般建議用behave,dataflow,structure為結(jié)構(gòu)體命名。

用于對結(jié)構(gòu)體內(nèi)部將要使用的信號、常數(shù)、數(shù)據(jù)類型、元件、函數(shù)和過程加以說明。最常見的是對內(nèi)部流動的信號的定義。但不能定義變量。

實體說明中定義的信號是外部信號，而結(jié)構(gòu)體定義的信號為該結(jié)構(gòu)體的內(nèi)部信號，它只能用于這個結(jié)構(gòu)體中。

結(jié)構(gòu)體中的信號定義和端口說明一樣，應(yīng)有信號名稱和數(shù)據(jù)類型定義。因為它是內(nèi)部連接用的信號，因此不需要方向說明。結(jié)構(gòu)體的三種描述形式：1、行為描述2、結(jié)構(gòu)描述3、數(shù)據(jù)流描述1、行為描述

描述該設(shè)計單元的功能，即該硬件做什么，主要使用函數(shù)、過程和進程語句，以算法形式描述數(shù)據(jù)的變換和傳送。即只描述所希望電路的功能或者電路行為（輸入輸出間轉(zhuǎn)換的行為），而沒有指明或涉及實現(xiàn)這些行為的硬件結(jié)構(gòu)。

ARCHITECTUREbehaviorOFmux21IS

BEGIN

PROCESS(a,b,s) BEGIN IFs='0'THENy<=a;ELSEy<=b; ENDIF;

ENDPROCESS;ENDone;2、結(jié)構(gòu)描述

描述該設(shè)計單元的硬件結(jié)構(gòu)，即該硬件是如何構(gòu)成的。主要使用配置指定語句及元件例化語句描述元件的類型及元件的互聯(lián)關(guān)系。

3、數(shù)據(jù)流描述

也稱為寄存器傳輸描述形式。是對信號到信號的數(shù)據(jù)流的路徑形式進行描述，因此要求設(shè)計者不但要對設(shè)計實體的功能實現(xiàn)有一定的了解，而且還需要對內(nèi)部的邏輯電路結(jié)構(gòu)有清楚的認識。設(shè)計庫設(shè)計庫（Library）1、設(shè)計庫是經(jīng)編譯后的數(shù)據(jù)的集合，存放包集合定義、實體定義、結(jié)構(gòu)體定義和配置定義。2、VHDL中，設(shè)計庫的說明總放在設(shè)計單元的最前面。3、設(shè)計庫中的各個設(shè)計單元可以用作進行其他設(shè)計的資源，一個設(shè)計可以使用多個庫中的設(shè)計單元。設(shè)計庫的使用

首先在設(shè)計的開頭說明要引用的庫，然后使用use子句指明要使用庫中的哪一個設(shè)計單元，其書寫格式為：

Library庫名；Use庫名.程序包名.all；

其中：程序包名就是實際設(shè)計要使用的庫中的設(shè)計單元；all表示使用程序包中的所有項目。常用設(shè)計庫1、STD庫2、WORK庫WORK庫是VHDL語言工作庫，用戶在項目設(shè)計中設(shè)計成功、正在驗證、和未仿真的中間件都放在WORK庫中。以上兩個庫對當前設(shè)計是永遠可見的，不需在程序開頭對它們進行說明。即下面的LIBRARY子句隱含存在于任何設(shè)計單元之前。librarystd；librarywork；3、資源庫除STD和WORK庫以外所有的庫均為資源庫。這些資源庫的使用必須用LIBRARY顯式的說明出來。如常用的資源庫IEEE庫（Std_logic_1164）和VITAL庫。程序包

在VHDL中，設(shè)計的實體和結(jié)構(gòu)體中定義的數(shù)據(jù)類型、常量、子程序說明和元件說明等只能在該設(shè)計實體中使用，而對其他設(shè)計實體是不可見的。程序包說明用來單純地羅列VHDL中所要用到的信號定義、常量定義、數(shù)據(jù)類型、子程序說明和元件說明等，是一個可編譯的設(shè)計單元。

要使用程序包中的某些說明和定義，要用use語句說明。各種VHDL編譯系統(tǒng)都含有多個標準程序包，如Std_Logic_1