VHDL程序結(jié)構(gòu)介紹

目錄123VHDL設(shè)計(jì)概念VHDL簡(jiǎn)介VHDL程序結(jié)構(gòu)VHDL簡(jiǎn)介

VHDL全名Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage，超高速集成電路硬件描述語(yǔ)言，VHDL語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。最初是源于美國(guó)國(guó)防部1980年開(kāi)始啟動(dòng)的超高速集成電路計(jì)劃，在這一計(jì)劃執(zhí)行過(guò)程中，專家們認(rèn)識(shí)到需要有一種標(biāo)準(zhǔn)的語(yǔ)言來(lái)描述集成電路的結(jié)構(gòu)和功能，由此，美國(guó)國(guó)防部便開(kāi)發(fā)出VHDL設(shè)計(jì)語(yǔ)言供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的設(shè)計(jì)語(yǔ)言。VHDL設(shè)計(jì)概念

采用VHDL進(jìn)行設(shè)計(jì)的方法為高層設(shè)計(jì)，即“概念驅(qū)動(dòng)模式”設(shè)計(jì)。設(shè)計(jì)人員無(wú)需通過(guò)門級(jí)原理圖描述，而是針對(duì)設(shè)計(jì)目標(biāo)進(jìn)行功能描述。VHDL并不十分關(guān)心一個(gè)具體邏輯是靠何種方式實(shí)現(xiàn)的，而是把開(kāi)發(fā)者的精力集中到邏輯所實(shí)現(xiàn)的功能上。由于高層設(shè)計(jì)只定義系統(tǒng)的行為特性，因此可以不涉及工藝。采用VHDL進(jìn)行設(shè)計(jì)的具體過(guò)程為：1、以VHDL語(yǔ)言描述設(shè)計(jì)概念；2、用VHDL仿真與調(diào)試工具分析此概念的“行為”，檢查是否滿足初始要求。這一過(guò)程與普通的編程語(yǔ)言，如C語(yǔ)言的編譯、運(yùn)行、調(diào)試是類似的。3、VHDL設(shè)計(jì)—>VHDL綜合工具。利用集成電路廠商或EDA廠家提供的被充分驗(yàn)證過(guò)的工藝庫(kù)，以面積、功耗、速度等為目標(biāo)進(jìn)行優(yōu)化，將電路映射成網(wǎng)表，得到門級(jí)電路后，還要進(jìn)行仿真來(lái)驗(yàn)證門電路的行為和時(shí)序特性。4、物理設(shè)計(jì)。得到可供生產(chǎn)的文件，進(jìn)行延時(shí)、故障、熱分析等，保證系統(tǒng)的穩(wěn)定工作，滿足設(shè)計(jì)指標(biāo)。VHDL程序結(jié)構(gòu)實(shí)體和結(jié)構(gòu)體是VHDL設(shè)計(jì)文件的兩個(gè)基本組成部分實(shí)體說(shuō)明描述設(shè)計(jì)實(shí)體（黑盒）的外部接口信號(hào)（即輸入/輸出信號(hào)）；結(jié)構(gòu)體說(shuō)明用于描述設(shè)計(jì)實(shí)體（黑盒）的內(nèi)部電路。包集合存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類型、常數(shù)、子程序等；庫(kù)用于存放已編譯的實(shí)體、結(jié)構(gòu)體、包集合和配置。配置用于從庫(kù)中選取所需元件安裝到設(shè)計(jì)單元的實(shí)體中。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux21IS

PORT(a,b:INSTD_LOGIC; s:INSTD_LOGIC; y:OUTSTD_LOGIC);ENDmux21;ARCHITECTUREbehaviorOFmux21IS

BEGIN

PROCESS(a,b,s) BEGIN IFs='0'THENy<=a;ELSEy<=b; ENDIF;

ENDPROCESS;ENDone;程序包實(shí)體說(shuō)明結(jié)構(gòu)體實(shí)體說(shuō)明的一般格式為：

ENTITY

實(shí)體名

IS

[GENERIC類屬參數(shù)說(shuō)明]； [PORT端口說(shuō)明]；

END；ayand2b

實(shí)體中的每一個(gè)I/O信號(hào)被稱為端口，其功能對(duì)應(yīng)于電路圖符號(hào)的一個(gè)引腳。端口說(shuō)明則是對(duì)一個(gè)實(shí)體的一組端口的定義，即對(duì)基本設(shè)計(jì)實(shí)體與外部接口的描述。端口是設(shè)計(jì)實(shí)體和外部環(huán)境動(dòng)態(tài)通信的通道。實(shí)體類似一個(gè)“黑盒”，實(shí)體描述了“黑盒”的輸入輸出口。

ENTITY、IS、GENERIC、PORT、END是VHDL的關(guān)鍵字（保留字）。

實(shí)體名、端口名（端口說(shuō)明）等均應(yīng)為符合VHDL命名規(guī)則的標(biāo)識(shí)符。實(shí)體說(shuō)明類屬信息1、作用

為設(shè)計(jì)實(shí)體和其外部環(huán)境通信的靜態(tài)信息提供通道，可以定義端口的大小、實(shí)體中元件的數(shù)目以及實(shí)體的定時(shí)特性等。2、一般格式

GENERIC（[CONSTANT]名字表：[IN]子類型標(biāo)識(shí)[:=靜態(tài)表達(dá)式]，…]）；端口說(shuō)明端口說(shuō)明的一般格式為：

PORT（端口名{，端口名}：端口模式數(shù)據(jù)類型；端口名{，端口名}：端口模式數(shù)據(jù)類型）；

例如：PORT(

a,b :INSTD_LOGIC;

y

:OUTSTD_LOGIC);端口名端口模式數(shù)據(jù)類型端口模式

用來(lái)說(shuō)明數(shù)據(jù)傳輸通過(guò)該端口的方向。IN：

數(shù)據(jù)只能從端口流入實(shí)體OUT：

數(shù)據(jù)只能從端口流出實(shí)體INOUT：

數(shù)據(jù)從端口流入或流出實(shí)體BUFFER：

數(shù)據(jù)從端口流出實(shí)體，同時(shí)可被內(nèi)部反饋。

構(gòu)造體內(nèi)部也要使用輸出信號(hào)時(shí)，只能定義成“buffer”。端口數(shù)據(jù)類型常用的有布爾型（boolean）、位型（bit）、位矢量型（bit-vector）、整數(shù)型（integer）、非標(biāo)準(zhǔn)邏輯和標(biāo)準(zhǔn)邏輯類型（Std_ulogic和Std_logic）。1）boolean：布爾型，可取值“TRUE(真)”或“FALSE(假)”。2）bit：為位邏輯數(shù)據(jù)類型，信號(hào)取值是邏輯值“1”和“0”。3）bit_vector：取值是一組二進(jìn)制位的值。

如：8位數(shù)據(jù)總線數(shù)端口Port(d0,d1,sel:inbit;

q:outbit;

bus:outbit_vector(7downto0));4）Integer：整數(shù)，用作循環(huán)技術(shù)或常數(shù)，通常不用于I/O信號(hào)。5）Std_ulogic和Std_logic：非標(biāo)準(zhǔn)邏輯和標(biāo)準(zhǔn)邏輯類型，由IEEE:Std_logic_1164支持，程序包中定義了有關(guān)的數(shù)據(jù)類型，訪問(wèn)該程序包中的項(xiàng)目需要使用LIBRARY子句和USE子句。LibraryIEEE；UseIEEE.STD_Logic_1164.all;EntitymuisPort(d0,d1,sel:inSTD_Logic;

q:outSTD_Logic;

bus:outSTD_Logic_vector(7downto0));ENDmu;練習(xí)編寫包含以下內(nèi)容的實(shí)體代碼：端口D為12位輸入總線;端口OE和CLK都是1位輸入;端口AD為7位雙向總線;端口A為7位輸出總線;端口INT是1位輸出;端口AS是一位輸出同時(shí)被用作內(nèi)部反饋。d[11..0]clkoead[7..0]a[7..0]intas

my_design練習(xí)答案Libraryieee;Useieee.std_logic_1164.ALL;Entitymy_designisPORT(d:instd_logic_vector(11downto0);oe,clk:in:std_logic;ad:inoutstd_logic_vector(7downto0);a:outstd_logic_vector(7downto0);int:outstd_logic;as:bufferstd_logic);Endmy_design;

d[11..0]clkoead[7..0]a[7..0]intasmy_design結(jié)構(gòu)體結(jié)構(gòu)體是用來(lái)描述一個(gè)設(shè)計(jì)的具體結(jié)構(gòu)，建立一個(gè)設(shè)計(jì)中輸入和輸出之間的關(guān)系，即描述實(shí)體的功能，對(duì)黑盒子的內(nèi)部進(jìn)行具體描述。VHDL允許采用三種描述格式來(lái)進(jìn)行具體的設(shè)計(jì)構(gòu)造，行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)描述。具體描述時(shí)，可以是以上三種中的一種或幾種的任意組合。一個(gè)設(shè)計(jì)實(shí)體可以有多個(gè)結(jié)構(gòu)體。結(jié)構(gòu)體一般格式為：ARCHITECTURE

結(jié)構(gòu)體名OF

實(shí)體名IS定義語(yǔ)句:內(nèi)部信號(hào)，常數(shù)，數(shù)據(jù)類型，函數(shù)定義

BEGIN[并行處理語(yǔ)句]；[進(jìn)程語(yǔ)句]；…END

結(jié)構(gòu)體名；

ARCHITECTURE、OF、IS、BEGIN、END是VHDL的關(guān)鍵字（保留字）。

結(jié)構(gòu)體名稱由設(shè)計(jì)者自由命名，是結(jié)構(gòu)體的唯一名稱，該結(jié)構(gòu)體名可反映結(jié)構(gòu)體的特色。

例如： architecturebehaviorofmuxis——用結(jié)構(gòu)體行為命名 architecturedataflowofmuxis——用結(jié)構(gòu)體的數(shù)據(jù)流命名 architecturestructuralofmuxis——用結(jié)構(gòu)體組織結(jié)構(gòu)命名 architecturelatchofmuxis——用結(jié)構(gòu)體的功能命名以上命名舉例說(shuō)明，幾個(gè)結(jié)構(gòu)體都屬于設(shè)計(jì)實(shí)體mux，結(jié)構(gòu)體名由設(shè)計(jì)者自行定義，OF后面的實(shí)體名指明了該結(jié)構(gòu)體所對(duì)應(yīng)的是哪個(gè)實(shí)體。由于一個(gè)設(shè)計(jì)有行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)描述3種方式，一般建議用behave,dataflow,structure為結(jié)構(gòu)體命名。

用于對(duì)結(jié)構(gòu)體內(nèi)部將要使用的信號(hào)、常數(shù)、數(shù)據(jù)類型、元件、函數(shù)和過(guò)程加以說(shuō)明。最常見(jiàn)的是對(duì)內(nèi)部流動(dòng)的信號(hào)的定義。但不能定義變量。

實(shí)體說(shuō)明中定義的信號(hào)是外部信號(hào)，而結(jié)構(gòu)體定義的信號(hào)為該結(jié)構(gòu)體的內(nèi)部信號(hào)，它只能用于這個(gè)結(jié)構(gòu)體中。

結(jié)構(gòu)體中的信號(hào)定義和端口說(shuō)明一樣，應(yīng)有信號(hào)名稱和數(shù)據(jù)類型定義。因?yàn)樗莾?nèi)部連接用的信號(hào)，因此不需要方向說(shuō)明。結(jié)構(gòu)體的三種描述形式：1、行為描述2、結(jié)構(gòu)描述3、數(shù)據(jù)流描述1、行為描述

描述該設(shè)計(jì)單元的功能，即該硬件做什么，主要使用函數(shù)、過(guò)程和進(jìn)程語(yǔ)句，以算法形式描述數(shù)據(jù)的變換和傳送。即只描述所希望電路的功能或者電路行為（輸入輸出間轉(zhuǎn)換的行為），而沒(méi)有指明或涉及實(shí)現(xiàn)這些行為的硬件結(jié)構(gòu)。

ARCHITECTUREbehaviorOFmux21IS

BEGIN

PROCESS(a,b,s) BEGIN IFs='0'THENy<=a;ELSEy<=b; ENDIF;

ENDPROCESS;ENDone;2、結(jié)構(gòu)描述

描述該設(shè)計(jì)單元的硬件結(jié)構(gòu)，即該硬件是如何構(gòu)成的。主要使用配置指定語(yǔ)句及元件例化語(yǔ)句描述元件的類型及元件的互聯(lián)關(guān)系。

3、數(shù)據(jù)流描述

也稱為寄存器傳輸描述形式。是對(duì)信號(hào)到信號(hào)的數(shù)據(jù)流的路徑形式進(jìn)行描述，因此要求設(shè)計(jì)者不但要對(duì)設(shè)計(jì)實(shí)體的功能實(shí)現(xiàn)有一定的了解，而且還需要對(duì)內(nèi)部的邏輯電路結(jié)構(gòu)有清楚的認(rèn)識(shí)。設(shè)計(jì)庫(kù)設(shè)計(jì)庫(kù)（Library）1、設(shè)計(jì)庫(kù)是經(jīng)編譯后的數(shù)據(jù)的集合，存放包集合定義、實(shí)體定義、結(jié)構(gòu)體定義和配置定義。2、VHDL中，設(shè)計(jì)庫(kù)的說(shuō)明總放在設(shè)計(jì)單元的最前面。3、設(shè)計(jì)庫(kù)中的各個(gè)設(shè)計(jì)單元可以用作進(jìn)行其他設(shè)計(jì)的資源，一個(gè)設(shè)計(jì)可以使用多個(gè)庫(kù)中的設(shè)計(jì)單元。設(shè)計(jì)庫(kù)的使用

首先在設(shè)計(jì)的開(kāi)頭說(shuō)明要引用的庫(kù)，然后使用use子句指明要使用庫(kù)中的哪一個(gè)設(shè)計(jì)單元，其書寫格式為：

Library庫(kù)名；Use庫(kù)名.程序包名.all；

其中：程序包名就是實(shí)際設(shè)計(jì)要使用的庫(kù)中的設(shè)計(jì)單元；all表示使用程序包中的所有項(xiàng)目。常用設(shè)計(jì)庫(kù)1、STD庫(kù)2、WORK庫(kù)WORK庫(kù)是VHDL語(yǔ)言工作庫(kù)，用戶在項(xiàng)目設(shè)計(jì)中設(shè)計(jì)成功、正在驗(yàn)證、和未仿真的中間件都放在WORK庫(kù)中。以上兩個(gè)庫(kù)對(duì)當(dāng)前設(shè)計(jì)是永遠(yuǎn)可見(jiàn)的，不需在程序開(kāi)頭對(duì)它們進(jìn)行說(shuō)明。即下面的LIBRARY子句隱含存在于任何設(shè)計(jì)單元之前。librarystd；librarywork；3、資源庫(kù)除STD和WORK庫(kù)以外所有的庫(kù)均為資源庫(kù)。這些資源庫(kù)的使用必須用LIBRARY顯式的說(shuō)明出來(lái)。如常用的資源庫(kù)IEEE庫(kù)（Std_logic_1164）和VITAL庫(kù)。程序包

在VHDL中，設(shè)計(jì)的實(shí)體和結(jié)構(gòu)體中定義的數(shù)據(jù)類型、常量、子程序說(shuō)明和元件說(shuō)明等只能在該設(shè)計(jì)實(shí)體中使用，而對(duì)其他設(shè)計(jì)實(shí)體是不可見(jiàn)的。程序包說(shuō)明用來(lái)單純地羅列VHDL中所要用到的信號(hào)定義、常量定義、數(shù)據(jù)類型、子程序說(shuō)明和元件說(shuō)明等，是一個(gè)可編譯的設(shè)計(jì)單元。

要使用程序包中的某些說(shuō)明和定義，要用use語(yǔ)句說(shuō)明。各種VHDL編譯系統(tǒng)都含有多個(gè)標(biāo)準(zhǔn)程序包，如Std_Logic_1