第六章EDA-Verilog邏輯綜合

Verilog的邏輯綜合學習目標對邏輯綜合的概念進行定義，解釋邏輯綜合的優(yōu)點。弄清楚哪些VerilogHDL結(jié)構(gòu)和操作符能用于邏輯綜合，理解邏輯綜合工具如何解釋這些結(jié)構(gòu)。解釋使用邏輯綜合進行設(shè)計的典型流程，描述基于邏輯綜合設(shè)計流程的主要組成部分。描述如何驗證由邏輯綜合生成的門級網(wǎng)表。了解編寫高效率RTL描述的各種技巧。描述能為邏輯綜合提供最佳門級網(wǎng)表的分割技術(shù)。使用邏輯綜合的方法進行組合電路和時序電路的設(shè)計。EDA技術(shù)什么是邏輯綜合邏輯綜合是在標準單元庫和特定的設(shè)計約束的基礎(chǔ)上，把設(shè)計的高層次描述轉(zhuǎn)換成優(yōu)化的門級網(wǎng)表的過程。標準單元庫:與門、或門、非門等基本邏輯門；加法器、多路選擇器和特殊的觸發(fā)器。設(shè)計約束：時序、面積、可測試性和功耗等方面。將設(shè)計者的大腦用作邏輯綜合工具EDA技術(shù)什么是邏輯綜合計算機輔助邏輯綜合工具的出現(xiàn)把高層次描述向邏輯門的轉(zhuǎn)化過程自動化了。該綜合工具在內(nèi)部進行幾次反復，生成最優(yōu)化的門級描述?；镜挠嬎銠C輔助邏輯綜合過程EDA技術(shù)邏輯綜合對數(shù)字設(shè)計行業(yè)的影響手動設(shè)計的限制：手動轉(zhuǎn)換更容易帶來人為的錯誤。把高層次設(shè)計轉(zhuǎn)換成邏輯門占去整個設(shè)計周期的大部分時間。推測難以驗證。如，設(shè)計者設(shè)計了一個20ns時鐘周期工作的門級模塊。如果分析該電路是否能優(yōu)化到以15ns。為驗證這種推測，重新設(shè)計。不同設(shè)計者設(shè)計風格缺乏一致性。最終門級設(shè)計中發(fā)現(xiàn)了一個錯誤，需要重新設(shè)計數(shù)以千計的邏輯門。庫單元的時序、面積和功耗是與特定制造工藝相關(guān)的。如果改變IC制造商，可能意味著重新設(shè)計整個電路，還可能要改變設(shè)計方法。設(shè)計技術(shù)是不能重用的。設(shè)計是特定于工藝的，難以改變，也難以重用。

EDA技術(shù)自動邏輯綜合工具解決方式：采用高層次設(shè)計方法，人為錯誤會更少。高層次設(shè)計無需過多關(guān)注設(shè)計約束。邏輯綜合工具確保滿足所有的約束。從高層次設(shè)計到邏輯門的轉(zhuǎn)換非常迅速。模塊重新設(shè)計僅需在寄存器傳輸級完成，重新綜合獲得門級網(wǎng)表。推測容易驗證。高層描述不變，只把時序約束從20ns變到15ns，重新綜合。邏輯綜合工具在整體上優(yōu)化了設(shè)計。如果發(fā)現(xiàn)門級設(shè)計中有錯誤，設(shè)計者回頭修改高層次描述以消除錯誤。在不考慮IC制造工藝的情況下編寫高層次描述。改變工藝或者IC制造商，設(shè)計者只需在新工藝的標準單元庫的基礎(chǔ)上使用邏輯綜合，重新綜合到邏輯門。設(shè)計重用變成了可能。邏輯綜合對數(shù)字設(shè)計行業(yè)的影響EDA技術(shù)VerilogHDL綜合RTL級風格寄存器傳輸級層次用硬件描述語言（HDL）編寫設(shè)計該風格的HDL描述采用了數(shù)據(jù)流和行為結(jié)構(gòu)相結(jié)合的方式?；赗TL的綜合邏輯綜合工具接受寄存器傳輸級HDL描述并把它轉(zhuǎn)化為優(yōu)化的門級網(wǎng)表。用于把行為描述轉(zhuǎn)換成RTL描述的行為綜合工具發(fā)展緩慢EDA技術(shù)可綜合的verilog結(jié)構(gòu)如下所示，使用時有一定的限制。

Verilog結(jié)構(gòu)

VerilogHDL綜合EDA技術(shù)①強制具有周期到周期的行為，避免組合反饋②邏輯綜合忽略所有由#<delay>指定的延遲③用復位機制取代initial結(jié)構(gòu)，進行電路信號初始化中國科學技術(shù)大學軟件學院SchoolofSoftwareEngineeringofUSTCVerilogHDL綜合EDA技術(shù)Verilog中幾乎所有的操作符都可用于邏輯綜合。只有===和!==這種與x和z相關(guān)的操作符不能用于邏輯綜合。編寫表達式時，推薦使用圓括號來使邏輯更清晰，達到預期的目的。如果依賴操作符的優(yōu)先級，邏輯綜合工具有可能產(chǎn)生不盡人意的邏輯結(jié)構(gòu)。

Verilog操作符

VerilogHDL綜合EDA技術(shù)部分Verilog結(jié)構(gòu)的解釋

賦值語句賦值結(jié)構(gòu)是在RTL級用于描述組合邏輯的最基本的結(jié)構(gòu)。轉(zhuǎn)換成的門級電路實現(xiàn)：如果a，b，c和out是兩位的向量[1:0]，上面的賦值語句會被轉(zhuǎn)換成兩個完全相同的電路，分別對應(yīng)其中一位。EDA技術(shù)

用到算術(shù)操作符例如設(shè)計一個一位全加器，假設(shè)邏輯綜合工具內(nèi)部有一位全加器可用，邏輯綜合工具直接調(diào)用內(nèi)部全加器模塊，如果綜合多位加法器，會進行優(yōu)化，可能得到一個不同的結(jié)果。使用條件操作符（多路選擇器）綜合后：部分Verilog結(jié)構(gòu)的解釋EDA技術(shù)

if-else語句

單個if-else語句被轉(zhuǎn)換成多路選擇器，控制信號是if子句中的信號或者變量。多個if-else-if語句不會綜合成龐大的多路選擇器。

case語句

case語句用于生成多路選擇器。龐大的case語句可以用來生成龐大的多路選擇器。

for循環(huán)語句

for循環(huán)可用于產(chǎn)生級聯(lián)的鏈式組合邏輯。

always語句

always語句可用于生成時序和組合邏輯。對于時序邏輯來說，always語句必須由時鐘信號clk的變化所控制。部分Verilog結(jié)構(gòu)的解釋EDA技術(shù)

例：

對于組合邏輯來說，always語句必須由clk，reset或者preset之外的其他信號觸發(fā)（所有的觸發(fā)信號都必須寫在敏感列表中）。部分Verilog結(jié)構(gòu)的解釋EDA技術(shù)

函數(shù)語句

函數(shù)綜合成具有一個輸出變量的組合模塊。輸出變量可以是標量或者向量。

中國科學技術(shù)大學軟件學院SchoolofSoftwareEngineeringofUSTC部分Verilog結(jié)構(gòu)的解釋EDA技術(shù)邏輯綜合流程設(shè)計者在高層次使用RTL描述設(shè)計。功能正確后輸入到邏輯綜合工具RTL描述被邏輯綜合工具轉(zhuǎn)換為一個未經(jīng)優(yōu)化的內(nèi)部中間表示。不考慮面積、時序和功耗等設(shè)計約束，僅完成簡單的內(nèi)部資源分配。邏輯綜合工具根據(jù)內(nèi)部的數(shù)據(jù)結(jié)構(gòu)在內(nèi)部表示設(shè)計。刪除冗余邏輯，大量使用與工藝無關(guān)的布爾邏輯優(yōu)化技術(shù)，產(chǎn)生該設(shè)計優(yōu)化后的內(nèi)部表示。設(shè)計被映射到需要的目標工藝，滿足約束要求生成由目標工藝部件所描述的優(yōu)化后的門級網(wǎng)表。如果該網(wǎng)表滿足要求的約束，就制作最終版圖。否則，修改RTL描述或約束EDA技術(shù)工藝庫

單元的集合稱為工藝庫。單元描述信息：功能、版圖面積、時序信息、功耗設(shè)計約束

設(shè)計約束通常包含下列內(nèi)容：

1.

時序。電路必須滿足一定的時序要求。一個內(nèi)部的靜態(tài)時序分析器會檢查時序。

2.

面積。最終的版圖面積不能超過一定的限制。

3.功耗。電路功耗不能超過一定的界限。

一般來說，面積和時序約束之間有一個相反的關(guān)系。

邏輯綜合流程EDA技術(shù)設(shè)計說明設(shè)計一個具有如下說明的四位數(shù)值比較器IC芯片：

設(shè)計名稱是magnitude_comparator。輸入A和B是4位輸入，輸入端A和B不會出現(xiàn)x或者z值。如果A大于B，那么輸出A_gt_B為真。如果A小于B，那么輸出A_lt_B為真。如果A等于B，那么輸出A_eq_B為真。數(shù)值比較器電路必須盡可能快，為提高速度，可以犧牲面積。

邏輯綜合流程EDA技術(shù)RTL描述工藝庫每個單元的功能、時序、面積和功耗都在工藝庫中說明邏輯綜合流程EDA技術(shù)設(shè)計約束

只有一個設(shè)計約束：優(yōu)化最終電路，獲得最快時序邏輯綜合邏輯綜合工具讀取數(shù)值比較器的RTL描述。把針對目標工藝abc_100的設(shè)計約束和工藝庫提供給邏輯綜合工具。邏輯綜合工具進行必要的優(yōu)化，并產(chǎn)生針對abc_100工藝優(yōu)化后的門級描述。最終優(yōu)化后的門級描述

邏輯綜合工具產(chǎn)生最終的門級描述。門級電路的邏輯圖

邏輯綜合工具為該電路生成的門級Verilog描述。IC制造

邏輯綜合流程EDA技術(shù)門級網(wǎng)表的驗證

功能驗證：

最初編寫的RTL模塊和其綜合后的門級模塊用同一個測試激勵模塊進行測試。比較它們的輸出結(jié)果，找出其中的不一致。對于門級描述，必須有一個由工藝廠商提供的仿真庫支持。

時序驗證：

通常使用時序仿真或者靜態(tài)時序驗證工具來檢查門級網(wǎng)表的時序。如果違反任何時序約束，設(shè)計者必須重新設(shè)計RTL模塊或者改變設(shè)計約束。循環(huán)反復，直到滿足時序要求為止。EDA技術(shù)邏輯綜合建模技巧：Verilog編碼風格使用有意義的信號和變量名稱

信號和變量的命名應(yīng)具有意義，使代碼自身有清晰的注釋信息。避免混合使用上升沿和下降沿觸發(fā)的觸發(fā)器

混合使用上升沿和下降沿觸發(fā)的觸發(fā)器可能在時鐘樹中引入反向器和緩沖器。這將在電路中引入時鐘偏斜。使用基本構(gòu)造模塊與使用連續(xù)賦值語句的對比

連續(xù)assign語句非常簡潔的表示功能，通常能生成性能很好的隨機邏輯電路。但最終的邏輯結(jié)構(gòu)不一定對稱。

調(diào)用基本構(gòu)造模塊可以產(chǎn)生對稱的設(shè)計，且邏輯綜合工具能更高效地優(yōu)化小模塊。但不太簡潔，制約了針對變化工藝的重定向，并且通常會降低仿真器性能。EDA技術(shù)調(diào)用多路選擇器與使用if-else或者case語句的對比

結(jié)構(gòu)化的實現(xiàn)，最好直接使用多路選擇器，更容易控制，綜合速度更快，但依賴于工藝，且表達代碼比較長。

if-else和case常用于建立不依賴工藝的RTL描述。使用圓括號優(yōu)化邏輯結(jié)構(gòu)

設(shè)計者可以使用圓括號將邏輯組合起來，以便于控制最終的結(jié)構(gòu)，也提高了Verilog描述的可讀性。邏輯綜合建模技巧：Verilog編碼風格EDA技術(shù)使用算術(shù)操作符*，/和%與使用現(xiàn)有構(gòu)造模塊的對比

乘、除、取模操作在邏輯和面積上實現(xiàn)代價高，但不依賴于工藝；設(shè)計自定義模塊完成乘、除和取模操作，可能要花費大量的時間，并且RTL描述會變得與工藝相關(guān)。注意多條賦值語句對同一個變量賦值的情況

多條賦值語句對同一個變量賦值可能導致生成意料之外的電路。前面的賦值可能被忽略，只最后一次賦值起作用。

顯式地定義if-else或者case語句

在if-else或者case語句中必須說明各種可能的條件分支，否則可能產(chǎn)生電平敏感的鎖存器，而不是多路選擇器。邏輯綜合建模技巧：Verilog編碼風格EDA技術(shù)設(shè)計劃分水平劃分

使用位劃分方式為邏輯綜合工具提供更小的模塊進行優(yōu)化，這種方式稱為水平劃分。

降低了問題的復雜度，為每個模塊產(chǎn)生了更為優(yōu)化的結(jié)果。EDA技術(shù)垂直劃分（編寫的大模塊包含多種功能）

把模塊按功能劃分成更小的子模塊。

設(shè)計劃分EDA技術(shù)并行化設(shè)計結(jié)構(gòu)

用更多的資源來生成運行速度更快的設(shè)計。

將順序操作轉(zhuǎn)換成并行操作，以提高運行速度。

超前進位加法器比較

脈動進位加法器

設(shè)計劃分EDA技術(shù)小結(jié)邏輯綜合：把設(shè)計的高層次描述轉(zhuǎn)換成優(yōu)化的、使用工藝庫中單元描述的門級描述。并非所有的Verilog結(jié)構(gòu)都能被邏輯綜合工具接受。邏輯綜合工具接受RTL描述、設(shè)計約束和工藝庫，產(chǎn)生優(yōu)化的門級網(wǎng)表。翻譯、邏輯優(yōu)化和工藝映射是邏輯綜合工具內(nèi)部的過程，它們對用戶通常是不可見的。EDA技術(shù)通過把相同的激勵應(yīng)用到RTL描述和門級網(wǎng)表并比較輸出結(jié)果，驗證優(yōu)化后的門級網(wǎng)表的功能。必須使用適當?shù)腣erilog編碼技術(shù)編寫高效的RTL模塊。必須評估設(shè)計的各種選擇方案。設(shè)計劃分是用于將設(shè)計分割成更小模塊的重要技術(shù)。更小的模塊減少了綜合工具優(yōu)化的復雜度。精確的設(shè)計約束指定是邏輯綜合的重要組成部分。小結(jié)EDA技術(shù)返回EDA技術(shù)返回EDA技術(shù)編程語言接口（PLI）EDA技術(shù)本章學習目標解釋在Verilog仿真中如何使用PLI子程序。定義用戶自定義系統(tǒng)任務(wù)和函數(shù)以及用戶自定義C子程序。理解用戶自定義系統(tǒng)任務(wù)的連接和調(diào)用。從概念上解釋在Verilog仿真器內(nèi)部如何表示PLI。區(qū)別并描述怎樣使用兩類PLI庫子程序：access子程序和utility子程序。學習如何創(chuàng)建用戶自定義系統(tǒng)任務(wù)和函數(shù)，并學習如何在仿真中使用它們。EDA技術(shù)概述在設(shè)計時，經(jīng)常會遇到一些特殊情況，需要通過定義自己的系統(tǒng)任務(wù)和函數(shù)才能實現(xiàn)設(shè)計目標。編程語言接口提供了一組接口子程序，用于訪問內(nèi)部的數(shù)據(jù)表示，并可以提取仿真環(huán)境信息。用戶自定義的系統(tǒng)任務(wù)和函數(shù)可以通過這組預定義的PLI接口子程序來創(chuàng)建。EDA技術(shù)VerilogPLI的發(fā)展經(jīng)歷了三代。1．任務(wù)/函數(shù)（tf_）子程序（又稱實用子程序）。主要用于：用戶自定義的任務(wù)和函數(shù)、實用函數(shù)、回調(diào)機制和把數(shù)據(jù)寫到輸出設(shè)備。2．存取（acc_）子程序。可直接在VerilogHDL內(nèi)部數(shù)據(jù)結(jié)構(gòu)中進行面向?qū)ο蟮臄?shù)據(jù)存取。這些子程序能用于訪問和修改VerilogHDL描述的多種對象。3．Verilog過程接口（vpi_）子程序。這些子程序是acc_和tf_子程序功能擴展的集合。概述EDA技術(shù)

難以用標準的Verilog結(jié)構(gòu)實現(xiàn)系統(tǒng)任務(wù)和函數(shù):監(jiān)控任務(wù)、激勵任務(wù)、調(diào)試任務(wù)和復雜操作等。

提取設(shè)計信息，比如層次、互連、扇出等。

編寫專用或自定義的輸出顯示子程序。

為仿真提供激勵的子程序也可以用PLI編寫。

普通的基于Verilog的應(yīng)用軟件,可以與任何Verilog仿真器一起工作，因為PLI接口提供了統(tǒng)一的存取方式。概述EDA技術(shù)使用PLI子程序的規(guī)范仿真流程用戶自定義系統(tǒng)任務(wù)連接到一個用戶自定義C子程序以PLI接口子程序標準庫的方式實現(xiàn)PLI接口允許用戶：讀取/修改內(nèi)部數(shù)據(jù)結(jié)構(gòu)、存取仿真環(huán)境EDA技術(shù)PLI任務(wù)的連接和調(diào)用功能:當系統(tǒng)任務(wù)$hello_verilog被調(diào)用時，輸出一條消息“HelloVerilogWorld”。首先，實現(xiàn)該任務(wù)的C子程序必須用PLI庫子程序定義。hello_verilog.c中的子程序hello_verilog如下：io_printf是PLI庫子程序，其功能類似于printf。hello_verilog是用戶自定義C子程序$hello_verilog是用戶自定義系統(tǒng)任務(wù)EDA技術(shù)仿真器要連接到C子程序hello_verilog,

意識到存在一個名為$hello_verilog的新系統(tǒng)任務(wù)。生成一個包含$hello_verilog新系統(tǒng)任務(wù)的特殊的二進制可執(zhí)行文件,設(shè)文件名為hverilog，這已不是慣用的運行仿真器的二進制可執(zhí)行文件。仿真時，不要運行慣用的仿真器可執(zhí)行文件（如Verilog-XL），只需要運行hverilog就可以。用戶自定義任務(wù)被連接到Verilog仿真器中，可以像任何其他Verilog系統(tǒng)任務(wù)，通過關(guān)鍵字$hello_verilog來調(diào)用。①

PLI任務(wù)的連接PLI任務(wù)的連接和調(diào)用EDA技術(shù)hello.v中定義了一個名為hello_top的Verilog模塊，該模塊調(diào)用了用戶自定義任務(wù)$hello_verilog：輸出結(jié)果：

②

PLI任務(wù)的調(diào)用PLI任務(wù)的連接和調(diào)用EDA技術(shù)PLI任務(wù)的連接和調(diào)用③

添加和調(diào)用PLI任務(wù)的典型流程EDA技術(shù)PLI內(nèi)部數(shù)據(jù)表示每個模塊被看做一組對象類型,對象類型是Verilog中定義的元素，如：

模塊實例、模塊端口、模塊的端到端路徑以及模塊之間的路徑頂層模塊原語實例和原語端口（terminal）線網(wǎng)類型（net）、寄存器類型（register）、參數(shù)類型（parameter和specparam）整型、時間型和實型變量時序檢查名事件每種對象類型都有一個相應(yīng)集合，包含模塊中所有該類型的對象,所有對象類型的集合互連在一起。EDA技術(shù)PLI內(nèi)部數(shù)據(jù)表示雙向EDA技術(shù)PLI內(nèi)部數(shù)據(jù)表示包括原語實例、原語實例端口（terminal）、模塊端口和網(wǎng)絡(luò)。其他對象類型在本模塊中沒有出現(xiàn)

EDA技術(shù)EDA技術(shù)PLI庫子程序PLI庫子程序提供了對表示設(shè)計的內(nèi)部數(shù)據(jù)結(jié)構(gòu)進行存取的標準接口,用戶自定義C子程序是用PLI庫子程序編寫的。

PLI庫子程序有兩大類：

存取子程序----提供了對內(nèi)部數(shù)據(jù)結(jié)構(gòu)訪問的接口，它允許用戶的C子程序遍歷數(shù)據(jù)結(jié)構(gòu)并提取與設(shè)計有關(guān)的信息。

實用子程序----主要用于在Verilog和編程語言的邊界之間傳送數(shù)據(jù)并做一些日常管理維護工作。EDA技術(shù)PLI庫子程序詳細參見《VerilogHDL數(shù)字設(shè)計與綜合》（第二版）的附錄BEDA技術(shù)PLI庫子程序存取子程序通常也稱為acc子程序。可以完成下列工作：1.從內(nèi)部數(shù)據(jù)結(jié)構(gòu)的有關(guān)項讀取特定對象的信息2.把特定對象的信息寫入內(nèi)部數(shù)據(jù)結(jié)構(gòu)的有關(guān)項可以讀取設(shè)計中的對象的類型：1.模塊實例、模塊端口、模塊的端到端路徑以及模塊之間的路徑2.頂層模塊3.原語實例和原語端口4.網(wǎng)絡(luò)類型（net）、寄存器類型（register）、參數(shù)類型（parameter和specparam）、整型、時間型和實型變量5.時序檢查6.命名事件①存取子程序EDA技術(shù)PLI庫子程序存取子程序的特征

ⅰ存取子程序總是以前綴acc_開頭。

ⅱ使用存取子程序的用戶自定義C子程序必須調(diào)用子程序acc_initialize()，以初始化環(huán)境。退出時，用戶自定義子程序必須調(diào)用acc_close()。

ⅲ

如果一個文件中用到存取子程序，那么必須包含頭文件acc_user.h。所有存取子程序的數(shù)據(jù)類型和常量都預定義在文件acc_user.h中。ⅳ存取子程序使用句柄的概念來訪問對象。對象句柄標識符由關(guān)鍵字handle聲明。EDA技術(shù)PLI庫子程序存取子程序的分類ⅰ句柄子程序。返回句柄給設(shè)計中對象，名字以前綴acc_handle_開頭。ⅱ后繼子程序。返回句柄給設(shè)計中特定類型對象集合中的下一個對象。以前綴acc_next_開頭，以引用的對象作為參數(shù)。ⅲ值變鏈接（VCL）子程序。從監(jiān)視對象值變化的對象列表中添加和刪除對象。以前綴acc_vcl_開頭，沒有返回值。ⅳ取值（fetch）子程序。提取各種對象信息，比如完整的層次路徑名、相對名以及其他屬性信息。以前綴acc_fetch_開頭。ⅴ實用存取子程序。執(zhí)行與存取子程序相關(guān)的雜項操作。如，acc_initialize()和acc_close()都是實用子程序。ⅵ修改子程序。修改內(nèi)部數(shù)據(jù)結(jié)構(gòu)?？蓞⒖糏EEEStandardVerilogHardwareDescriptionLanguage文檔。EDA技術(shù)PLI庫子程序存取子程序例1：獲取模塊端口列表功能描述：寫一個用戶自定義系統(tǒng)任務(wù)$get_ports尋找模塊中的所有input，output和inout端口的完整層次名稱；計算input，output和inout端口的數(shù)目。

這個用戶自定義系統(tǒng)任務(wù)在Verilog中以$get_ports(“<hierarchical_module_name>”)的形式調(diào)用。文件get_ports.c的用戶自定義C子程序get_ports：EDA技術(shù)EDA技術(shù)PLI庫子程序頂層模塊：仿真輸出：EDA技術(shù)PLI庫子程序②實用子程序?qū)嵱米映绦虻奶卣?/p>

1.實用子程序總是以前綴tf_開頭。2.文件使用實用子程序，必須包含頭文件veriuser.h。實用子程序的類型

1.獲取Verilog系統(tǒng)調(diào)用任務(wù)的信息2.獲取參數(shù)列表信息3.獲取參數(shù)值4.把參數(shù)新值回傳給調(diào)用它的系統(tǒng)任務(wù)5.監(jiān)視參數(shù)值的改變6.獲取仿真時間和被調(diào)度事件的信息7.執(zhí)行日常管理維護任務(wù)，例如保存工作區(qū)，保存任務(wù)指針8.執(zhí)行l(wèi)ong類型的算術(shù)運算9.顯示信息10.掛起、終止、保存和恢復仿真EDA技術(shù)PLI庫子程序?qū)嵱米映绦蚺e例

功能描述：定義自己的系統(tǒng)任務(wù)$my_stop_finish，根據(jù)不同的參數(shù)值，分別完成掛起和終止兩項任務(wù)，如下表所示。EDA技術(shù)PLI庫子程序程序源碼：見書《VerilogHDL數(shù)字設(shè)計與綜合（第二版）》P197---P198頂層模塊：仿真輸出：EDA技術(shù)實例（計數(shù)器）EDA技術(shù)EDA技術(shù)EDA技術(shù)modelsim仿真器調(diào)用PLI,需要創(chuàng)建函數(shù)列出所有在verilog中要使