第一章Verilog的基本知識

第一章Verilog基本知識HDL：HardwareDescriptionLanguage，硬件描述語言，是一種用形式化方法來描述數(shù)字電路和系統(tǒng)的語言。不同層次（頂層底層）描述設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)，用EDA工具進(jìn)行仿真驗(yàn)證，經(jīng)由自動(dòng)綜合工具轉(zhuǎn)換到門級電路網(wǎng)表，再由自動(dòng)布局布線工具把網(wǎng)表轉(zhuǎn)換為具體電路布線結(jié)構(gòu)實(shí)現(xiàn)。2/4/20231VerilogHDL的發(fā)展歷史

3PhilMoorby4PhilMoorbyisanengineerandcomputerscientist.MoorbywasbornandbroughtupinBirmingham,England,andstudiedMathematics

atSouthamptonUniversity,England.MoorbyreceivedhisMastersincomputersciencefromManchesterUniversity,Englandin1974.HemovedtotheUnitedStatesin1983.[1]WhileworkinginGatewayDesignAutomation,in1984heinventedtheVerilog

hardwaredescriptionlanguage,anddevelopedthefirstandindustrystandardsimulatorVerilog-XL.In1990GatewaywaspurchasedbyCadenceDesignSystems.In1997Moorbyjoinedstartupcompany

SynaPix,whereheworkedonmatchmovingandvideotracking

algorithmsforautomaticallyextracting3Dmodelsfromvideoframes,usingtechniquessuchasopticalflow,motionfieldandpointclouds.MoorbyjoinedCo-DesignAutomationin1999,andin2002hejoinedSynopsystoworkonSystemVerilogverificationlanguage.[1]OnOctober10,2005Moorbybecametherecipientofthe2005PhilKaufmanAwardforhiscontributionstotheEDAindustry,specificallyfordevelopmentandpopularizationofVerilog,oneoftheworld'smostpopulartoolsofelectronicdesignautomation.[1]設(shè)計(jì)復(fù)雜數(shù)字系統(tǒng)的工具和手段常用的兩種硬件描述語言：VerilogVHDL（VHSICHDL）VerilogHDL-較多的第三方工具的支持-語法結(jié)構(gòu)比VHDL簡單-學(xué)習(xí)起來比VHDL容易-仿真工具比較好使-測試激勵(lì)模塊容易編寫Verilog與VHDL比較Verilog與VHDL比較VHDL-軍方組織開發(fā)-比Verilog

HDL早幾年成為IEEE標(biāo)準(zhǔn)；-語法/結(jié)構(gòu)比較嚴(yán)格，因而編寫出的模塊風(fēng)格比較清晰；-比較適合由較多的設(shè)計(jì)人員合作完成的特大型項(xiàng)目（一百萬門以上）。

Verilog與VHDL比較VHDL與Verilog的共同點(diǎn)：能夠形式化地抽象表示電路的行為和結(jié)構(gòu)；支持邏輯設(shè)計(jì)中層次與范圍的描述；利用高級語言的精巧結(jié)構(gòu)來簡化電路行為的描述；具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性；支持電路描述由高層到低層的綜合轉(zhuǎn)換；硬件描述與實(shí)現(xiàn)工藝無關(guān)；便于文檔管理；易于理解和設(shè)計(jì)重用。兩者建模能力的比較

VITAL系統(tǒng)級

算法級

寄存器傳輸級

邏輯門級

開關(guān)電路級

行為級的抽象

VerilogHDL與VHDL建模能力的比較

SystemVerilog

Verilog

VHDL2/4/202310Verilog設(shè)計(jì)復(fù)雜電路的優(yōu)點(diǎn)傳統(tǒng)設(shè)計(jì)方法——電路原理圖輸入法

設(shè)計(jì)周期長、手工布線等Verilog方法——具有較強(qiáng)的靈活性

容易將設(shè)計(jì)移植到不同廠家的不同芯片中，易于在不同規(guī)模應(yīng)用時(shí)進(jìn)行修改

與工藝無關(guān)

軟核提高了Verilog模型的可重用性軟核（Softcore）：功能經(jīng)過驗(yàn)證的、可綜合的、實(shí)現(xiàn)后電路結(jié)構(gòu)總門數(shù)在5000門以上的VerilogHDL模型。固核：在某一種FPGA器件上實(shí)現(xiàn)的，經(jīng)驗(yàn)證是正確的，且總門數(shù)在5000門以上的電路結(jié)構(gòu)編碼文件。硬核：在某一種ASIC器件上實(shí)現(xiàn)的，經(jīng)驗(yàn)證是正確的，且總門數(shù)在5000門以上的電路結(jié)構(gòu)版圖掩膜。Verilog設(shè)計(jì)復(fù)雜電路的優(yōu)點(diǎn)Top-Down的設(shè)計(jì)方法系統(tǒng)級設(shè)計(jì)模塊A

模塊B

模塊C

模塊A1

模塊A3

模塊A2

模塊C1

模塊C3

模塊C2

模塊B2

模塊B1

自頂向下、層次化、結(jié)構(gòu)化設(shè)計(jì)的方法電路圖設(shè)計(jì)文件HDL設(shè)計(jì)文件電路功能仿真

HDL功能仿真

HDL綜合

確定實(shí)現(xiàn)電路的具體庫名

布線后門級仿真

與實(shí)現(xiàn)邏輯的物理器件有關(guān)的工藝技術(shù)文件

優(yōu)化、布局布線