第五章 CMOS集成電路版圖設(shè)計(jì)

2023/2/3

韓良1第五章MOS電路版圖設(shè)計(jì)2023/2/3

韓良2§5-1

MOS管圖形尺寸的設(shè)計(jì)2023/2/3

韓良3

思考題MOS管溝道的寬長比(W/L)如何確定？MOS管溝道的寬度(W)和長度(L)如何確定？MOS管源漏區(qū)尺寸如何確定？2023/2/3

韓良45.1.1MOS管寬長比(W/L)的確定

1.NMOS邏輯門電路(1)NMOS邏輯門電路是有比電路，根據(jù)VOL的要求，確定最小R

。ViVoVDDMLMIViVoVDDMDME(2)

根據(jù)負(fù)載CL情況和速度要求(tr和tf)確定負(fù)載管和等效輸入管的最小W/L

。VOL

(VDDVTL

)22R(VOHVTI)E/E飽和負(fù)載VOL

VTD

22R(VOHVTE)E/D其中：R

=KIKL=(W/L)I(W/L)L2023/2/3

韓良55.1.1MOS管寬長比(W/L)的確定

1.NMOS邏輯門電路（續(xù)）ViVoVDDMLMIViVoVDDMDME(3)

根據(jù)靜態(tài)功耗的要求來確定負(fù)載管最大的W/L。(4)根據(jù)上述結(jié)果最終確定負(fù)載管和等效輸入管的W/L

。(5)根據(jù)輸入結(jié)構(gòu)和等效輸入管的W/L確定每個(gè)輸入管的W/L

。VDDABCF2023/2/3

韓良65.1.1MOS管寬長比(W/L)的確定

2.CMOS邏輯門電路(2)

根據(jù)負(fù)載CL情況和速度要求(tr和tf)確定等效的PMOS管和NMOS管的最小W/L

。ViVoVDDMPMN(1)根據(jù)抗干擾能力(噪聲容限、輸入轉(zhuǎn)折電壓V*)確定0范圍。V*

=VDD+VTP

+VTN

o1

+

oo增大VDD0VOViVDDV*2023/2/3

韓良75.1.1MOS管寬長比(W/L)的確定

2.CMOS邏輯門電路（續(xù)）(4)根據(jù)電路結(jié)構(gòu)和等效的W/L確定每個(gè)管的W/L

。(3)根據(jù)上述結(jié)果最終確定等效的PMOS管和NMOS管的最小W/L。無比電路VOL與o無關(guān)VDDABFnor2ViVoVDDMPMN2023/2/3

韓良85.1.1MOS管寬長比(W/L)的確定

3.傳輸門電路(2)

對于CMOS傳輸門，一般應(yīng)當(dāng)考慮NMOS

管和PMOS管特性的對稱性。MOS的W/L直接影響傳輸門的導(dǎo)通電阻，因而影響傳輸速度。因此，根據(jù)傳輸速度的要求（考慮負(fù)載情況和前級驅(qū)動情況）來確定MOS管的W/L.2023/2/3

韓良95.1.2MOS管溝道長度(L)的確定(2)要考慮工藝水平。(1)要考慮MOS管的耐壓能力，一般MOS管的擊穿電壓由源漏穿通電壓決定：

BVDSP=qNBL2/2osi(3)要考慮溝道長度調(diào)制效應(yīng)對特性的影響。WL2023/2/3

韓良105.1.3MOS管溝道寬度(W)的確定(2)對于長溝器件，應(yīng)根據(jù)工藝水平先考慮確定溝道寬度W，然后再根據(jù)已確定W/L的值來確定L的值。(1)根據(jù)已確定的W/L和L的值來確定W的值。LW2023/2/3

韓良115.1.4MOS管源漏區(qū)尺寸的確定

一般是根據(jù)MOS管的溝道寬度W和相關(guān)的設(shè)計(jì)規(guī)則來確定源漏區(qū)最小尺寸。源漏區(qū)尺寸越小，寄生電容以及漏電就越小。MOS管的源漏區(qū)具有可互換性。

對于W/L較大的器件一般采用叉指狀圖形。2023/2/3

韓良12§5-2

版圖的布局布線2023/2/3

韓良13

思考題布局布線的策略是什么？復(fù)用單元設(shè)計(jì)有什么好處？2023/2/3

韓良145.2.1布局

1.布局的基本原則

芯片的布局設(shè)計(jì)是要解決電路圖或邏輯圖中的每個(gè)元件、功能單元在版圖中的位置擺布、壓焊點(diǎn)分布、電源線和地線以及主要信號線的走向等。

首先確定電路中主要單元（元件）的位置，再以主要單元為中心安置次主要單元和次要單元。

相關(guān)單元（包括壓點(diǎn)）要盡量靠近，以主要單元為主調(diào)整單元（器件）的形狀和位置，方便布線，縮短布線。2023/2/3

韓良155.2.1布局

2.布局示例1電子表芯片液晶顯示譯碼電路走時(shí)電路定時(shí)電路比較電路分頻電路振蕩器調(diào)節(jié)控制電路報(bào)時(shí)驅(qū)動2023/2/3

韓良165.2.1布局

2.布局示例2存儲器模塊SRAM存儲矩陣輸入輸出讀寫控制地址譯碼2023/2/3

韓良175.2.2布線

1.布線基本原則

最常用的布線層有金屬、多晶硅和擴(kuò)散區(qū)，其寄生電阻和寄生電容有所不同。

電源線、地線選擇金屬層布線，線寬要考慮電流容量（一般1mA/m)。

長信號線一般選擇金屬層布線，應(yīng)盡量避免長距離平行走線。

多晶硅布線和擴(kuò)散區(qū)布線不能交叉而且要短。必須用多晶硅走長線時(shí)，應(yīng)同時(shí)用金屬線在一定長度內(nèi)進(jìn)行短接。2023/2/3

韓良185.2.2布線

2.布線示例2023/2/3

韓良195.2.3優(yōu)化設(shè)計(jì)

1.源漏區(qū)面積優(yōu)化

相鄰?fù)蚆OS管源漏區(qū)相連接時(shí)采用有源區(qū)直接連接可以減小源漏區(qū)面積，減小寄生電容和漏電，也減小了芯片面積。

122023/2/3

韓良205.2.3優(yōu)化設(shè)計(jì)

2.器件排序優(yōu)化

通過排序優(yōu)化可以提高速度，減小漏電。

GNDOUTGNDOUTADBCOUTDOUTABC2023/2/3

韓良215.2.3優(yōu)化設(shè)計(jì)

3.寬溝器件的優(yōu)化設(shè)計(jì)

(1)寬溝器件可以由多個(gè)器件合成，方便布局布線，減小柵極電阻。

(2)寬溝器件源漏區(qū)開孔要充分，提高溝道特性的一致性（尤其是模擬電路）。

2023/2/3

韓良225.2.3優(yōu)化設(shè)計(jì)

4.復(fù)用單元的設(shè)計(jì)

將常用結(jié)構(gòu)的組合圖形（包括電路單元）按設(shè)計(jì)規(guī)則要求設(shè)計(jì)為可復(fù)用的單元，供設(shè)計(jì)過程中調(diào)用，減少設(shè)計(jì)錯誤，并便于修改。ActiveContactPolyContactVia1PAD2023/2/3

韓良23§5-3

CMOS電路的抗閂鎖設(shè)計(jì)2023/2/3

韓良24

思考題什么是閂鎖效應(yīng)？它有什么危害？如何消除閂鎖效應(yīng)？2023/2/3

韓良255.3.1CMOS電路中的閂鎖效應(yīng)VDDGNDVoViP-SubN-阱p+p+p+n+n+n+RWRSRsRwIRsIRwVDDGNDVON-P-VO觸發(fā)的必要條件：1.兩個(gè)發(fā)射結(jié)均正偏2.βnpn*βpnp>13.IPower>IH

寄生可控硅一旦被觸發(fā)，電流巨增，將燒毀芯片。2023/2/3

韓良265.3.2

抗閂鎖設(shè)計(jì)的基本原則（1）減小RS和RW：均勻且充分設(shè)計(jì)阱和襯底的電源和地的歐姆接觸，并用金屬線連接，必要時(shí)采用環(huán)結(jié)構(gòu)。（2）減小βnpn和βpnp

：加大MOS管源漏區(qū)距阱邊界的距離，必要時(shí)采用偽收集極結(jié)構(gòu)。VDDGNDVoViRSViP-SubN-阱p+p+p+n+n+n+RWn+p+n+N-阱2023/2/3

韓良275.3.3內(nèi)部電路的抗閂鎖設(shè)計(jì)(1)內(nèi)部一般電路工作電壓低，工作電流小，一般采用的方法是：充分且均勻地布置P型襯底電源的歐姆接觸孔和N型襯底地的歐姆接觸孔，用金屬線直接連接到電源或地。(2)

工作電流較大的器件（單元）或狀態(tài)同步轉(zhuǎn)換集中的模塊，一般采用保護(hù)環(huán)（N+環(huán)或P+環(huán)）的結(jié)構(gòu)。2023/2/3

韓良28

版圖示例15.3.3內(nèi)部電路的抗閂鎖設(shè)計(jì)2023/2/3

韓良29

版圖示例25.3.3內(nèi)部電路的抗閂鎖設(shè)計(jì)2023/2/3

韓良30

版圖示例35.3.3內(nèi)部電路的抗閂鎖設(shè)計(jì)2023/2/3

韓良315.3.4芯片外圍電路的抗閂鎖設(shè)計(jì)

外圍電路主要是指輸入/輸出單元電路，一方面易受高壓影響，另一方面工作電流很大。因此，極易發(fā)生閂鎖效應(yīng)，通常都采用雙環(huán)保護(hù)結(jié)構(gòu)，而且保護(hù)環(huán)上要充分開孔，用金屬線直接連到電源或地上。2023/2/3

韓良325.3.4芯片外圍電路的抗閂鎖設(shè)計(jì)

雙環(huán)結(jié)構(gòu)示意圖NNPPPPNNPPNNN阱P襯底地地地地電源電源電源電源2023/2/3

韓良335.3.4芯片外圍電路的抗閂鎖設(shè)計(jì)

輸出驅(qū)動單元局部版圖示例2023/2/3

韓良34§5-4

MOS電路的抗靜電設(shè)計(jì)2023/2/3

韓良35

思考題MOS電路為什么要有抗靜電設(shè)計(jì)？對靜電保護(hù)電路有何要求？靜電保護(hù)電路由那些形式？保護(hù)原理是什么？2023/2/3

韓良365.4.1

MOS電路抗靜電設(shè)計(jì)的必要性

在測試、封裝和使用過程中來自人體或設(shè)備的靜電可達(dá)幾千伏以上，而

MOS器件的柵氧化層很薄，面積很小，絕緣性能又很好，因此靜電電荷形成很高的電壓足以使柵氧化層擊穿，使器件失效。因此，采用抗靜電保護(hù)設(shè)計(jì)措施是MOS電路得以應(yīng)用發(fā)展的必要前提。padVDDMPMNVSSVDDMPMNVSSpad2023/2/3

韓良375.4.1ESD模式分類ESD-ElectrostaticDischarge靜電放電的4類模式：

1.人體放電模式(Human-BodayModel,HBM)

2.機(jī)器放電模式(MachineModel,MM)

3.組件充電模式(Charged-DeviceModel,CDM)

4.電場感應(yīng)模式(Field-InducedModel,FIM)2023/2/3

韓良385.4.1ESD模式分類1.人體放電模式

人體放電模式(HBM)的ESD是指因人體在地上走動磨擦或其它因素在人體上已累積了靜電，當(dāng)此人去碰觸到IC時(shí)，人體上的靜電便會經(jīng)由IC的腳(pin)而進(jìn)入IC內(nèi)，再經(jīng)由IC放電到地去。2023/2/3

韓良395.4.1ESD模式分類2.機(jī)器放電模式

機(jī)器放電模式的ESD是指機(jī)器(例如機(jī)械手臂)本身累積了靜電，當(dāng)此機(jī)器去碰觸到IC時(shí)，該靜電便經(jīng)由IC的pin放電。2023/2/3

韓良405.4.1ESD模式分類3.組件充電模式

組件充電模式(CDM)是指IC先因磨擦或其它因素而在IC內(nèi)部累積了靜電，但在靜電累積的過程中IC并未被損傷。此帶有靜電的IC在處理過程中，當(dāng)其pin去碰觸到接地面時(shí)，IC內(nèi)部的靜電便會經(jīng)由pin自IC內(nèi)部流出來，而造成了放電的現(xiàn)象。2023/2/3

韓良415.4.1ESD模式分類4.電場感應(yīng)模式

電場感應(yīng)模式(FIM)的靜電放電發(fā)生是因電場感應(yīng)而起的。當(dāng)IC因輸送帶或其它因素而經(jīng)過一電場時(shí)，其相對極性的電荷可能會自一些IC腳而排放掉，在IC通過電場之后，IC本身便累積了靜電荷，此靜電荷會以類似CDM的模式放電出來。2023/2/3

韓良425.4.1

集成電路產(chǎn)品的ESD規(guī)格2023/2/3

韓良435.4.2MOS電路抗靜電設(shè)計(jì)思想（1）保護(hù)電路不能影響正常電路的功能；（2）保護(hù)電路放電電阻盡可能??；（3）放電回路能承受高的瞬態(tài)功耗；（4）保護(hù)電路應(yīng)有抗閂鎖能力；（5）保護(hù)電路占用盡可能小的芯片面積。

抗靜電設(shè)計(jì)就是在電路的端口增設(shè)保護(hù)電路，使得靜電電荷形成的高壓在到達(dá)正常電路之前，通過保護(hù)電路將靜電電荷泄放掉，而保護(hù)電路自身也不被損壞。2023/2/3

韓良445.4.3電阻-二極管保護(hù)電路

1.基本原理padVDDMPMNVSSR1R2Dn1Dp1Dn2R1為多晶電阻，起限流作用，防止放電電流過大（一般在1K左右）。Dp1、Dn1是用P+、N+擴(kuò)散區(qū)分別與阱和襯底形成的二極管，起電壓箝位和電荷泄放作用。面積一般設(shè)計(jì)為1000m2左右，并采用抗閂鎖的保護(hù)環(huán)結(jié)構(gòu)。2023/2/3

韓良455.4.3電阻-二極管保護(hù)電路

1.基本原理（續(xù)）R2為N+電阻，起延遲、緩沖作用，防止外來高電壓直接作用于MOS管的柵極。阻值一般在幾十左右。Dn2是R2形成的寄生二極管，起到進(jìn)一步的保護(hù)作用。padVDDMPMNVSSR1R2Dn1Dp1Dn22023/2/3

韓良465.4.3電阻-二極管保護(hù)電路

2.版圖示例2023/2/3

韓良475.4.4MOS晶體管保護(hù)電路

1.基本原理

利用保護(hù)管NMOS和PMOS的飽和導(dǎo)通或溝道穿通效應(yīng)以及漏極寄生二極管完成靜電泄放。

保護(hù)管W/L要足夠大以便獲得小的導(dǎo)通電阻，并采用抗閂鎖的保護(hù)環(huán)結(jié)構(gòu)。R為N+電阻，起延遲、緩沖作用。padVDDMPMNVSSR2023/2/3

韓良485.4.4MOS晶體管保護(hù)電路

2.版圖示例2023/2/3

韓良49§5-5CMOS數(shù)字集成

電路版圖設(shè)計(jì)方法2023/2/3

韓良50

思考題1.集成電路芯片設(shè)計(jì)有那些方法？各種方法的優(yōu)缺點(diǎn)是什么？2023/2/3

韓良515.5.1全定制（full-custom)設(shè)計(jì)方法

1.概念及特點(diǎn)

缺點(diǎn)是設(shè)計(jì)周期長、設(shè)計(jì)費(fèi)用高，同時(shí)要求設(shè)計(jì)者具有相當(dāng)深入的微電子專業(yè)知識和豐富的設(shè)計(jì)經(jīng)驗(yàn)。

利用人機(jī)交互圖形系統(tǒng)，由版圖設(shè)計(jì)者針對具體電路和具體要求，從每個(gè)器件的圖形、尺寸開始設(shè)計(jì)，直至整個(gè)版圖的布局布線。

可獲得最佳的電路性能和最小的芯片尺寸，有利于提高集成度和降低生產(chǎn)成本，適用于通用芯片和高性能芯片的設(shè)計(jì)以及庫單元的設(shè)計(jì)。

2023/2/3

韓良525.5.1全定制（full-custom)設(shè)計(jì)方法

2.常用的CAD工具

人機(jī)交互圖形編輯設(shè)計(jì)規(guī)則檢查（DRC）電學(xué)規(guī)則檢查（ERC）版圖參數(shù)提取（LPE）版圖與電路圖一致性檢查（LVS）電路仿真（spice等）2023/2/3

韓良535.5.1全定制（full-custom)設(shè)計(jì)方法

3.版圖舉例手表芯片高性能16位CPU標(biāo)準(zhǔn)單元全定制芯片的局部版圖2023/2/3

韓良545.5.2標(biāo)準(zhǔn)單元（StandardCell）設(shè)計(jì)方法

1.概念

由于標(biāo)準(zhǔn)單元庫是預(yù)先設(shè)計(jì)好的，不是為某個(gè)芯片專門設(shè)計(jì)的，因此稱為半定制設(shè)計(jì)方法（semi-customdesignapproach）

電路基本單元及各種I/O單元都按一定的標(biāo)準(zhǔn)、依據(jù)特定工藝、由專門人員預(yù)先設(shè)計(jì)好存放于一個(gè)統(tǒng)一的庫中，稱為標(biāo)準(zhǔn)單元庫。

芯片設(shè)計(jì)者只要根據(jù)電路的邏輯網(wǎng)表及設(shè)計(jì)約束條件，用相關(guān)軟件調(diào)用標(biāo)準(zhǔn)庫中的單元進(jìn)行布局布線，即可快速形成最終的芯片版圖。2023/2/3

韓良555.5.2標(biāo)準(zhǔn)單元（StandardCell）設(shè)計(jì)方法

2.特點(diǎn)

對芯片設(shè)計(jì)者的微電子專業(yè)知識和設(shè)計(jì)經(jīng)驗(yàn)要求不是很高，而對單元庫和設(shè)計(jì)工具有較強(qiáng)的依賴性。

可獲得較佳的電路性能和較小的芯片尺寸（與庫單元種類的豐富程度和庫單元性能有關(guān)），有利于縮短芯片設(shè)計(jì)周期，降低設(shè)計(jì)成本，適用于專用電路（ASIC）和較高性能的芯片設(shè)計(jì)。2023/2/3

韓良565.5.2標(biāo)準(zhǔn)單元（StandardCell）設(shè)計(jì)方法

3.芯片結(jié)構(gòu)I/O及壓焊塊標(biāo)準(zhǔn)單元內(nèi)部標(biāo)準(zhǔn)單元布線通道基本結(jié)構(gòu)2023/2/3

韓良575.5.2標(biāo)準(zhǔn)單元（StandardCell）設(shè)計(jì)方法

4.標(biāo)準(zhǔn)單元庫的組成③時(shí)序庫：輸入與輸出間的時(shí)間關(guān)系及負(fù)載特性，供時(shí)序驗(yàn)證用①符號庫：單元特定符號，供邏輯圖設(shè)計(jì)用。②拓?fù)鋷欤簡卧叨?、寬度、引出端坐?biāo)及方向，供布局布線使用。④功能描述庫：單元功能的描述，供功能仿真用。⑤版圖庫：單元各層掩膜圖形，供制掩膜版用⑥綜合庫：供邏輯綜合用。⑦電路圖庫：單元電路圖。2023/2/3

韓良585.5.2標(biāo)準(zhǔn)單元（StandardCell）設(shè)計(jì)方法

5.標(biāo)準(zhǔn)單元電路設(shè)計(jì)考慮①盡可能地減少單元的引出端點(diǎn)（盡量內(nèi)部產(chǎn)生）②要獲得較好的抗噪聲性能（N管和P管的比例）③要規(guī)定一定的驅(qū)動能力（N管和P管的尺寸）④盡可能獲得最佳的延遲時(shí)間（級間的驅(qū)動）2023/2/3

韓良595.5.2標(biāo)準(zhǔn)單元（StandardCell）設(shè)計(jì)方法

6.標(biāo)準(zhǔn)單元版圖設(shè)計(jì)考慮①單元要符合等高原則，特別是電源和地線應(yīng)有相同高度。②與單元庫中的任何單元（包括自身）的任意組合都應(yīng)滿足設(shè)計(jì)規(guī)則的要求。③每個(gè)單元都要考慮抗閂鎖，每個(gè)I/O單元都要考慮抗靜電。④盡可能小的寄生電容。⑤單層金屬工藝尤其要考慮端口引出。2023/2/3

韓良605.5.2標(biāo)準(zhǔn)單元（StandardCell）設(shè)計(jì)方法

7.標(biāo)準(zhǔn)單元版圖舉例2023/2/3

韓良615.5.2標(biāo)準(zhǔn)單元（StandardCell）設(shè)計(jì)方法

8.標(biāo)準(zhǔn)單元法芯片版圖設(shè)計(jì)一般過程①根據(jù)邏輯圖（或邏輯網(wǎng)表）確定使用單元的種類和數(shù)量，估算面積，確定芯片幾何形狀（長度與寬度的比值或單元行數(shù)）。②根據(jù)封裝要求排布I/O單元③布電源和地的干線網(wǎng)④排布內(nèi)部單元（布局）⑤布線（電源和地的支線、主要信號線、其它線）2023/2/3

韓良625.5.2標(biāo)準(zhǔn)單元（StandardCell）設(shè)計(jì)方法

9.標(biāo)準(zhǔn)單元法設(shè)計(jì)階段性局部版圖2023/2/3

韓良635.5.3門陣列（GateArray）設(shè)計(jì)方法

1.門陣列母片

將含有固定器件數(shù)不含連線的內(nèi)部相同單元排成一定規(guī)模的陣列，將含有固定器件數(shù)不含連線的I/O相同單元排在四周，并留有固定的布線通道，形成一定規(guī)模、一定I/O端口數(shù)、沒有連線(沒有功能)的芯片版圖。

按此版圖進(jìn)行掩膜版制作和流片，完成反刻金屬之前的所有加工工序，生產(chǎn)出半成品芯片（沒有功能，稱為“門陣列母片”），供芯片設(shè)計(jì)者進(jìn)一步設(shè)計(jì)使用。2023/2/3

韓良645.5.3門陣列（GateArray）設(shè)計(jì)方法

2.門陣列法芯片設(shè)計(jì)

在固定規(guī)模（器件數(shù)）、固定端口數(shù)的門陣列母片的基礎(chǔ)上，芯片設(shè)計(jì)者根據(jù)需要將內(nèi)部單元和I/O單元分別進(jìn)行內(nèi)部連線構(gòu)成所需功能的各種單元（也可以調(diào)用針對具體母片事先設(shè)計(jì)好的的各種功能單元連線的單元庫），再進(jìn)行總體布局布線，構(gòu)成一定功能的芯片連線版圖。

按此連線版圖進(jìn)行制版，再在預(yù)先生產(chǎn)出的母片上繼續(xù)完成后續(xù)工序，制出最終芯片。2023/2/3

韓良655.5.3門陣列（GateArray）設(shè)計(jì)方法

3.門陣列法的特點(diǎn)

芯片的面積、最大規(guī)模、最多引腳數(shù)、布線通道以及單元中的器件數(shù)和部分連接是固定的，利用率不能達(dá)到100％，性能不能達(dá)到最佳。可以快速完成芯片的設(shè)計(jì)和生產(chǎn)，降低芯片設(shè)計(jì)成本和生產(chǎn)成本。一般制成不同規(guī)模、不同引腳數(shù)的系列門陣列母片，以便適合不同規(guī)模電路的設(shè)計(jì)。2023/2/3

韓良665.5.3門陣列（GateArray）設(shè)計(jì)方法

3.門陣列法芯片結(jié)構(gòu)I/O及壓焊塊單元內(nèi)部單元布線通道

外觀與標(biāo)準(zhǔn)單元法相似，只是基本單元及規(guī)模是固定的。2023/2/3

韓良675.5.3門陣列（GateArray）設(shè)計(jì)方法

4.內(nèi)部單元陣列舉例4管單元16管單元2023/2/3

韓良685.5.3門陣列（GateArray）設(shè)計(jì)方法

5.內(nèi)部單元電路連線庫舉例二輸入或非門三輸入或非門三輸入與非門二輸入與非門反相器2023/2/3

韓良695.5.3門