數(shù)字式競(jìng)賽搶答器說明書

..《EDA技術(shù)》課程設(shè)計(jì)說明書數(shù)字式競(jìng)賽搶答器學(xué)院：電氣與信息工程學(xué)院學(xué)生__程波指導(dǎo)王曉麗職稱/學(xué)位碩士專業(yè)：電氣工程及其自動(dòng)化班級(jí)：電氣本1202班學(xué)號(hào)：1230140210完成時(shí)間：2015年6月28日..摘要當(dāng)今的社會(huì)競(jìng)爭(zhēng)日益激烈,選拔人才,評(píng)選優(yōu)勝,知識(shí)競(jìng)賽之類的活動(dòng)愈加頻繁,那摩就必然離不開搶答器。搶答器是為智力競(jìng)賽參賽者答題時(shí)進(jìn)行搶答而設(shè)計(jì)的一種優(yōu)先判決器電路,競(jìng)賽者可以分為若干組,搶答時(shí)各組對(duì)主持人提出的問題要在最短的時(shí)間內(nèi)做出判斷,并按下?lián)尨鸢存I回答問題。當(dāng)?shù)谝粋€(gè)人按下按鍵后,則在顯示器上顯示該組的號(hào)碼,對(duì)應(yīng)的燈亮,同時(shí)電路將其他各組按鍵封鎖,使其不起作用。若搶答時(shí)間內(nèi)無(wú)人搶答,則報(bào)警燈亮?；卮鹜陠栴}后,由主持人將所有按鍵恢復(fù),重新開始下一輪搶答。此次課程設(shè)計(jì)的內(nèi)容是設(shè)計(jì)一個(gè)可容納四組參賽者同時(shí)搶答的數(shù)字搶答器。主要模塊有搶答鑒別模塊、計(jì)時(shí)模塊、犯規(guī)模塊、計(jì)分模塊以及顯示模塊,這些模塊的組合構(gòu)成了搶答器系統(tǒng)框圖。通過編寫相應(yīng)的VHDL程序?qū)崿F(xiàn)即功能仿真,頂層文件及整體仿真。關(guān)鍵詞：搶答器；VHDL..目錄1緒論 12搶答器的設(shè)計(jì)要求 23搶答器的功能模塊 33.1搶答器的搶答鑒別模塊設(shè)計(jì) 33.1.1搶答鑒別的功能 33.1.2搶答鑒別模塊的時(shí)序仿真圖 33.2搶答器的計(jì)時(shí)模塊設(shè)計(jì) 43.2.1計(jì)時(shí)模塊的功能 43.2.2計(jì)時(shí)模塊的時(shí)序仿真圖 43.3搶答器的計(jì)分模塊設(shè)計(jì) 53.3.1計(jì)分模塊的功能 53.3.2計(jì)分模塊的時(shí)序仿真圖 53.4搶答器的譯碼顯示模塊設(shè)計(jì) 63.4.1譯碼顯示模塊的功能 63.4.2譯碼顯示模塊的時(shí)序仿真圖 63.5搶答器的犯規(guī)模塊設(shè)計(jì) 73.5.1犯規(guī)模塊的功能 73.5.2犯規(guī)模塊的時(shí)序仿真圖 74搶答器的頂層原理圖設(shè)計(jì) 84.1頂層原理圖的源文件 84.2頂層設(shè)計(jì)的時(shí)序仿真圖 8結(jié)束語(yǔ) 10參考文獻(xiàn) 11致謝 12附錄 13附錄A搶答鑒別模塊VHDL源程序 13附錄B計(jì)時(shí)模塊VHDL源程序 15附錄C計(jì)分模塊VHDL源程序 18附錄D譯碼顯示模塊VHDL源程序 21附錄E犯規(guī)模塊VHDL源程序 22..1緒論EDA是電子設(shè)計(jì)自動(dòng)化〔ElectronicDesignAutomation的縮寫,在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)〔CAD、計(jì)算機(jī)輔助制造〔CAM、計(jì)算機(jī)輔助測(cè)試〔CAT和計(jì)算機(jī)輔助工程〔CAE的概念發(fā)展而來的。EDA技術(shù)就是以計(jì)算機(jī)為工具,設(shè)計(jì)者在EDA軟件平臺(tái)上,用硬件描述語(yǔ)言VHDL完成設(shè)計(jì)文件,然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真,直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。隨著電子技術(shù)和計(jì)算機(jī)技術(shù)的飛速發(fā)展,電子線路的設(shè)計(jì)工作也日益顯得重要。經(jīng)過人工設(shè)計(jì)、制作實(shí)驗(yàn)板、調(diào)試再修改的多次循環(huán)才定型的傳統(tǒng)產(chǎn)品設(shè)計(jì)方法必然被計(jì)算機(jī)輔助設(shè)計(jì)所取代,因?yàn)檫@種費(fèi)時(shí)費(fèi)力又費(fèi)資源的設(shè)計(jì)調(diào)試方法既增加了產(chǎn)品開發(fā)的成本,又受到實(shí)驗(yàn)工作場(chǎng)地及儀器設(shè)備的限制。為了克服上述困難,加拿大InteractiveImageTechnologies公司推出的基于Windows95／98／NT操作系統(tǒng)的EDA軟件〔ElectronicsWorkbench"電子工作臺(tái)",EWB。他可以將不同類型的電路組合成混合電路進(jìn)行仿真。EWB是用在計(jì)算機(jī)上作為電子線路設(shè)計(jì)模擬和仿真的新的軟件包,是一個(gè)具有很高實(shí)用價(jià)值的計(jì)算機(jī)輔助設(shè)計(jì)工具。目前已在電子工程設(shè)計(jì)等領(lǐng)域得到了廣泛地應(yīng)用。與目前流行的電路仿真軟件相比較,EWB具有界面直觀、操作方便等優(yōu)點(diǎn)。他改變了有些電路仿真軟件輸入電路采用文本方式的不便之處,該軟件在創(chuàng)建電路、選用元器件的測(cè)試儀器等均可以直接從屏幕圖形中選取,而且測(cè)試儀器的圖形與實(shí)物外形基本相似,從而大大提高了電子設(shè)計(jì)工作的效率。2搶答器的設(shè)計(jì)要求在許多比賽活動(dòng)中,為了準(zhǔn)確、公正、直觀地判斷出第一搶答者,通常設(shè)置一臺(tái)搶答器,通過數(shù)顯、燈光及音響等多種手段指示出第一搶答者。同時(shí),還可以設(shè)置計(jì)分、犯規(guī)及獎(jiǎng)懲計(jì)錄等多種功能。本設(shè)計(jì)的具體要求是：設(shè)計(jì)一個(gè)課容納四組參賽者同時(shí)搶答的數(shù)字搶答器,可判斷第一搶答者并報(bào)警指示搶答成功,其他組再搶答均無(wú)效。若提前搶答則對(duì)相應(yīng)的搶答組發(fā)出警報(bào)。同時(shí),要求給出系統(tǒng)總體組成框圖,設(shè)計(jì)思路,完成以上模塊的VHDL文件并進(jìn)行仿真驗(yàn)證。3搶答器的功能模塊3.1搶答器的搶答鑒別模塊設(shè)計(jì)3.1.1搶答鑒別模塊的功能該模塊主要實(shí)現(xiàn)搶答過程中的搶答功能,并能對(duì)超前搶答進(jìn)行警告。同時(shí),搶答鑒別模塊還用來準(zhǔn)確直觀地判斷A、B、C、D四組搶答者誰(shuí)最先按下按鈕,并為顯示端送出信號(hào),通過譯碼顯示和報(bào)警等途徑使觀眾能夠清楚地知道是哪一組搶答成功,能記錄無(wú)論是正常搶答還是超前搶答者的臺(tái)號(hào),并且能實(shí)現(xiàn)當(dāng)有一路搶答按鍵按下時(shí),該路的搶答信號(hào)會(huì)將其余信號(hào)封鎖。它是整個(gè)系統(tǒng)的核心部分。同時(shí)組別顯示端為下一模塊輸入信號(hào),以便主持人為該組搶答成功者進(jìn)行加分的操作。搶答鑒別模塊設(shè)計(jì)圖如圖1所示,其VHDL源程序見附錄A。圖1搶答鑒別模塊設(shè)計(jì)圖3.1.2搶答鑒別模塊的時(shí)序仿真圖如圖2,為搶答鑒別模塊的時(shí)序仿真圖。搶答時(shí)設(shè)置時(shí)鐘信號(hào)CLK,在搶答時(shí)需要一個(gè)允許開始搶答信號(hào),設(shè)置為states,該信號(hào)輸入后,指示燈亮,信號(hào)為L(zhǎng)ED,提示選手開始搶答,為了鑒別搶答者,設(shè)置A、B、C、D為了使系統(tǒng)重新進(jìn)入搶答狀態(tài),還需要一個(gè)復(fù)位信號(hào),設(shè)置為CLR。從仿真圖中可以看出,A的速度最快,但明顯有一點(diǎn)搶先,緊隨其后的是B,C,D,這三人均沒有搶先,而且可以看出,搶答開始后,燈LED[0]亮。圖2搶答鑒別模塊的時(shí)序仿真圖3.2搶答器的計(jì)時(shí)模塊設(shè)計(jì)3.2.1計(jì)時(shí)模塊的功能該模塊主要實(shí)現(xiàn)搶答過程中的計(jì)時(shí)功能,在有搶答開始后進(jìn)行所設(shè)時(shí)間的倒計(jì)時(shí),并且在倒計(jì)時(shí)后無(wú)人搶答顯示超時(shí)并報(bào)警。設(shè)置搶答時(shí)鐘信號(hào)為clk,計(jì)時(shí)預(yù)置控制端ldn,系統(tǒng)復(fù)位清零信號(hào)為clr,搶答使能信號(hào)為en,計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕個(gè)位為ta,十位為tb。計(jì)時(shí)輸出信號(hào)端qa[3..0]和qb[3..0]。計(jì)時(shí)模塊設(shè)計(jì)圖如圖3所示,其VHDL源程序見附錄B。圖3計(jì)時(shí)模塊設(shè)計(jì)圖3.2.2計(jì)時(shí)模塊的時(shí)序仿真圖如圖4,為搶答器的計(jì)時(shí)模塊的時(shí)序仿真圖。當(dāng)清零信號(hào)clr=1時(shí),模塊輸出信號(hào)qa=0000,qb=0000。當(dāng)預(yù)置控制信號(hào)ldn=1可以通過ta來調(diào)整qa,ta來一次高電平,則qa的數(shù)值就加1；用tb來調(diào)整qb,通過這兩個(gè)調(diào)整信號(hào)可調(diào)整參賽者答題所需要的時(shí)間。在clr=0,ldn=0,en=1時(shí),通過時(shí)鐘信號(hào)clk的上升沿來進(jìn)行倒計(jì)時(shí)。圖4計(jì)時(shí)模塊的時(shí)序仿真圖3.3搶答器的計(jì)分模塊設(shè)計(jì)3.3.1計(jì)分模塊的功能系統(tǒng)的輸入信號(hào)為：加分按鈕端ADD,選擇組別號(hào)輸入端CHOSE[3..0];系統(tǒng)的輸出信號(hào)為：A組分?jǐn)?shù)輸出端A2[3..0]、A1[3..0]、A0[3..0]B組分?jǐn)?shù)輸出端B2[3..0]、B1[3..0]、B0[3..0],C組分?jǐn)?shù)輸出端C2[3..0]、C1[3..0]、C0[3..0]。計(jì)分模塊設(shè)計(jì)圖如圖5所示,其VHDL源程序見附錄C。圖5計(jì)分模塊設(shè)計(jì)圖3.3.2計(jì)分模塊的時(shí)序仿真圖如圖6,為搶答器的計(jì)分模塊的時(shí)序仿真圖。計(jì)分模塊的運(yùn)行方式是按照十進(jìn)制進(jìn)行加法,即當(dāng)時(shí)鐘出現(xiàn)上升沿時(shí)就進(jìn)行加一的操作。計(jì)分模塊為哪組進(jìn)行計(jì)分取決于鑒別模塊的輸入信號(hào)CHOSE,當(dāng)CHOSE=0001時(shí)表示A組最先搶答,則在此模塊中為A組計(jì)分；當(dāng)CHOSE=0010時(shí)表示B組最先搶答,則在此模塊中為B組計(jì)分；當(dāng)CHOSE=0100時(shí)表示C組最先搶答,則在此模塊中為C組計(jì)分；當(dāng)CHOSE=1000時(shí)表示D組最先搶答,則在此模塊中為D組計(jì)分。圖6計(jì)分模塊的時(shí)序仿真圖3.4搶答器的譯碼顯示模塊設(shè)計(jì)3.4.1譯碼顯示模塊的功能該模塊實(shí)際上是一個(gè)譯碼器,譯碼器是組合邏輯電路的一個(gè)重要的器件,該模塊中主要實(shí)現(xiàn)搶答過程中將BCD碼轉(zhuǎn)化成7段數(shù)碼管的功能。in4[3..0]為輸入信號(hào),out7[6..0]為輸出信號(hào)。譯碼顯示模塊設(shè)計(jì)圖如圖7所示,其VHDL源程序見附錄D。圖7譯碼顯示模塊設(shè)計(jì)圖3.4.2譯碼顯示模塊的時(shí)序仿真圖如圖8,為搶答器的譯碼顯示模塊的時(shí)序仿真圖。當(dāng)輸入0001,輸出0000110,即在共陰極數(shù)碼管上顯示1；即顯示A組搶答成功。當(dāng)輸入0010,輸出1011011,即在共陰極數(shù)碼管上顯示2；即顯示B組搶答成功。當(dāng)輸入0011,輸出1001111,即在共陰極數(shù)碼管上顯示3；即顯示C組搶答成功。當(dāng)輸入0100,輸出1100110,即在共陰極數(shù)碼管上顯示4；即顯示D組搶答成功。圖8譯碼顯示模塊的時(shí)序仿真圖3.5搶答器的犯規(guī)模塊設(shè)計(jì)3.5.1犯規(guī)模塊的功能該模塊主要實(shí)現(xiàn)搶答過程中的報(bào)警功能,當(dāng)主持人按下控制鍵,在有限的時(shí)間內(nèi),沒有人搶答或是主持人未按下控制按鈕就搶答時(shí)開始報(bào)警,計(jì)數(shù)開始狀態(tài)start,計(jì)數(shù)輸入信號(hào)a、b、c、d以及狀態(tài)輸出信號(hào)y。犯規(guī)模塊設(shè)計(jì)圖如圖9所示,其VHDL源程序見附錄E。圖9犯規(guī)模塊設(shè)計(jì)圖3.5.2犯規(guī)模塊的時(shí)序仿真圖如圖10,為搶答器的犯規(guī)模塊的時(shí)序仿真圖。如圖,當(dāng)B組有人在未允許搶答之前搶答,其輸出報(bào)警信號(hào)y為高電平。圖10犯規(guī)模塊的時(shí)序仿真圖4搶答器的頂層原理圖設(shè)計(jì)4.1頂層原理圖的源文件單獨(dú)模塊只有彼此聯(lián)系起來構(gòu)成一個(gè)完整的系統(tǒng),才能實(shí)現(xiàn)其功能,這個(gè)過程有兩種實(shí)現(xiàn)方法：元件例化和元器件圖示連線。為了能直觀的表示各模塊之間的連接關(guān)系。我采用元器件圖示連線,這種連線方法思路清晰可見,而且用的時(shí)候很簡(jiǎn)單方便,即使出現(xiàn)錯(cuò)誤也很好檢查。按照要求,我們可以將整個(gè)系統(tǒng)分為五個(gè)主要模塊：搶答鑒別模塊；搶答計(jì)時(shí)模塊；搶答計(jì)分模塊；譯碼顯示模塊和犯規(guī)模塊。對(duì)于需顯示的信息,需要增加或外接譯碼器,進(jìn)行顯示譯碼。考慮到實(shí)驗(yàn)開發(fā)平臺(tái)提供的輸出顯示資源的限制,我們將組別顯示和計(jì)時(shí)顯示的譯碼器內(nèi)設(shè),而將各組的計(jì)分顯示的譯碼器外接。整個(gè)系統(tǒng)的總的頂層設(shè)計(jì)圖如圖11所示。圖11搶答器總的頂層設(shè)計(jì)圖4.2頂層設(shè)計(jì)的時(shí)序仿真圖如圖12,為搶答器的頂層設(shè)計(jì)的時(shí)序仿真圖。從仿真圖中可以看出,當(dāng)允許答題后,四組〔A、B、C、D任意一組搶答時(shí),在規(guī)定的時(shí)間搶答成功,即該組就加分。圖中A組,搶答成功加分一次,LED[0]被點(diǎn)亮,其SCOREA加1。譯碼顯示模塊〔YMSC顯示對(duì)應(yīng)組號(hào)〔0000110,即為1。B組搶答成功兩次,LED[1]被點(diǎn)亮,其SCOREA加2。譯碼顯示模塊〔YMSC顯示對(duì)應(yīng)組號(hào)〔1011011,即為2。D組搶答成功三次,LED[3]被點(diǎn)亮,其SCOREA加3。譯碼顯示模塊〔YMSC顯示對(duì)應(yīng)組號(hào)〔1111111,即為8。圖12頂層設(shè)計(jì)的時(shí)序仿真圖結(jié)束語(yǔ)本次的EDA課程設(shè)計(jì)雖然只有短暫的一周時(shí)間,但是通過實(shí)踐,使我對(duì)EDA技術(shù)有了更進(jìn)一步的了解。同時(shí),大致懂得了一個(gè)課題制作的具體流程和實(shí)施方法。另外,課程設(shè)計(jì)對(duì)QuartusⅡ軟件的使用要求較高,從而使我能較為熟練的運(yùn)用此軟件。在設(shè)計(jì)時(shí),采用模塊化的設(shè)計(jì)思路使得問題變的簡(jiǎn)單明了,大大縮短了時(shí)間,降低了發(fā)生錯(cuò)誤的機(jī)侓,也便于修改和更新。課程設(shè)計(jì)中,需要找很多資料,在當(dāng)今的信息化環(huán)境中,雖然資料很多,但需要仔細(xì)斟酌才能找到所要的。這次的課程設(shè)計(jì)很好的鍛煉了這種能力。此外,與同學(xué)和老師的交流必不可少,我從中也學(xué)到了不少東西。課程設(shè)計(jì)是一次很好的鍛煉機(jī)會(huì),我從中學(xué)的很多知識(shí)對(duì)將來的學(xué)習(xí)和工作都有很大的幫助,十分感謝學(xué)校能提供這樣一個(gè)機(jī)會(huì)。參考文獻(xiàn)[1]潘松,黃繼業(yè).EDA技術(shù)與VHDL[M]〔第2版.北京：清華大學(xué)出版社,2007[2]曹昕燕,周鳳臣,聶春燕,EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)[M].北京：清華大學(xué)出版社,2006[3]潘松,黃繼業(yè).EDA技術(shù)實(shí)用教程-VHDL版[M]〔第四版.北京：科學(xué)出版社,2010[4]XX康芯電子GW48-PK3實(shí)驗(yàn)系統(tǒng)說明書.XX康芯電子,2006[5]姜雪松,吳鈺淳.VHDL設(shè)計(jì)實(shí)例與仿真[M].機(jī)械工業(yè)出版社,2007[6]李偉英,謝完成.基于EDA技術(shù)的搶答器的設(shè)計(jì)與實(shí)現(xiàn)[J].科學(xué)技術(shù)與實(shí)現(xiàn),2008.8〔11致謝在這次設(shè)計(jì)中,我花了不少的時(shí)間,其中有苦也有樂?？嗟氖俏腋冻隽瞬簧俚暮顾?樂的是在付出的過程中我得到了許多,也學(xué)會(huì)了許多。因?yàn)橐粋€(gè)人的能力畢竟有限,在設(shè)計(jì)方面難免會(huì)出現(xiàn)這樣或那樣的錯(cuò)誤,但正是這些促進(jìn)了我的進(jìn)步。根據(jù)對(duì)整體結(jié)構(gòu)的分析,我采用層次結(jié)構(gòu)化的設(shè)計(jì)概念,將此項(xiàng)設(shè)計(jì)任務(wù)分成若干模塊,規(guī)定每一模塊的功能和各模塊之間的接口,然后再將各模塊合起來聯(lián)試,這就培養(yǎng)了我對(duì)層次化設(shè)計(jì)的概念。在此次課程設(shè)計(jì)中,我真正體會(huì)到了知識(shí)地重要性。在設(shè)計(jì)的過程中,遇到問題我會(huì)先獨(dú)立思考,到自己不能解決的時(shí)候我就會(huì)和同學(xué)討論,實(shí)在解決不了就向老師請(qǐng)教,應(yīng)該說從功能的實(shí)現(xiàn)到流程圖的繪制,從程序的編寫到程序的檢查,從程序的調(diào)試到文檔的書寫,其間每一個(gè)過程都凝集著大家對(duì)我的支持。最后,在設(shè)計(jì)的過程中我進(jìn)一步養(yǎng)成了軟件設(shè)計(jì)的方法,完成了一個(gè)項(xiàng)目的程序編寫,進(jìn)一步了解了設(shè)計(jì)的步驟,也進(jìn)一步加深了對(duì)課程的理解,增強(qiáng)了對(duì)本課程的興趣,為以后的工作積累了一定的經(jīng)驗(yàn),在這次課程設(shè)計(jì)中,非常感謝王曉麗老師為我疑難解惑,也感謝同學(xué)們對(duì)我的幫助。附錄附錄A搶答鑒別模塊VHDL源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityQIANGDAisport<CLR,CLK:instd_logic;A,B,C,D:instd_logic;states:bufferstd_logic_vector<3downto0>;LED:bufferstd_logic_vector<3downto0>;warm:outstd_logic>;endentityQIANGDA;architectureartofQIANGDAissignalQ:std_logic_vector<3downto0>;beginp1:process<A,B,C,D,CLR,CLK>beginifCLR='1'thenwarm<='0';Q<="0000";elsifCLK'eventandCLK='1'thenif<A='1'orQ<0>='1'>andnot<Q<1>='1'orQ<2>='1'orQ<3>='1'>thenQ<0><='1';endif;if<B='1'orQ<1>='1'>andnot<Q<0>='1'orQ<2>='1'orQ<3>='1'>thenQ<1><='1';endif;if<C='1'orQ<2>='1'>andnot<Q<0>='1'orQ<1>='1'orQ<3>='1'>thenQ<2><='1';endif;if<D='1'orQ<3>='1'>andnot<Q<0>='1'orQ<1>='1'orQ<2>='1'>thenQ<3><='1';endif;warm<=Q<0>orQ<1>orQ<2>orQ<3>;endif;endprocessp1;p2:process<states<0>,states<1>,states<2>,states<3>,LED>beginif<Q="0000">thenstates<="0000";elsif<Q="0001">thenstates<="0001";elsif<Q="0010">thenstates<="0010";elsif<Q="0100">thenstates<="0100";elsif<Q="1000">thenstates<="1000";endif;LED<=Q;endprocessp2;endart;附錄B計(jì)時(shí)模塊VHDL源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityJISHIisport<clr,ldn,en,clk:instd_logic;ta,tb:instd_logic;qa:outstd_logic_vector<3downto0>;qb:outstd_logic_vector<3downto0>>;endentityJISHI;architectureartofJISHIissignalda:std_logic_vector<3downto0>;signaldb:std_logic_vector<3downto0>;beginprocess<ta,clr>isbeginif<clr='1'>thenda<="1001";elsif<ta'eventandta='1'>thenif<ldn='1'>thenif<da="0000">thenda<="1001";elseda<=da-1;endif;endif;endif;endprocess;process<tb,clr>isbeginif<clr='1'>thendb<="0101";elsif<tb'eventandtb='1'>thenif<ldn='1'>thenifdb="0000"thendb<="1001";elsedb<=db-1;endif;endif;endif;endprocess;process<clk>isvariabletmpa:std_logic_vector<3downto0>;variabletmpb:std_logic_vector<3downto0>;beginif<clr='1'>thentmpa:="0000";tmpb:="0000";elsifclk'eventandclk='1'thenifen='1'thentmpa:=da;tmpb:=db;elsiftmpa="0000"theniftmpb="0000"thentmpa:="0000";elsetmpa:="1001";endif;iftmpb="0000"thentmpb:="0000";elsetmpb:=tmpb-1;endif;elsetmpa:=tmpa-1;endif;endif;qa<=tmpa;qb<=tmpb;endprocess;endarchitectureart;附錄C計(jì)分模塊VHDL源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityJIFENisport<ADD:instd_logic;CHOSE:instd_logic_vector<3downto0>;A2,A1,A0:OUTstd_logic_vector<3downto0>;B2,B1,B0:OUTstd_logic_vector<3downto0>;C2,C1,C0:OUTstd_logic_vector<3downto0>;D2,D1,D0:OUTstd_logic_vector<3downto0>>;ENDJIFEN;ARCHITECTURErtlOFJIFENISBEGINPROCESS<ADD,CHOSE>VARIABLEPOINTS_A2,POINTS_A1:STD_LOGIC_VECTOR<3DOWNTO0>;VARIABLEPOINTS_B2,POINTS_B1:STD_LOGIC_VECTOR<3DOWNTO0>;VARIABLEPOINTS_C2,POINTS_C1:STD_LOGIC_VECTOR<3DOWNTO0>;VARIABLEPOINTS_D2,POINTS_D1:STD_LOGIC_VECTOR<3DOWNTO0>;BEGINIFADD'EVENTANDADD='1'THENIFCHOSE="0001"THENIFPOINTS_A1="1001"THENPOINTS_A1:="0000";IFPOINTS_A2="1001"THENPOINTS_A2:="0000";ELSEPOINTS_A2:=POINTS_A2+'1';ENDIF;ELSEPOINTS_A1:=POINTS_A1+'1';ENDIF;ELSIFCHOSE="0010"THENIFPOINTS_B1="1001"THENPOINTS_B1:="0000";IFPOINTS_B2="1001"THENPOINTS_B2:="0000";ELSEPOINTS_B2:=POINTS_B2+'1';ENDIF;ELSEPOINTS_B1:=POINTS_B1+'1';ENDIF;ELSIFCHOSE="0100"THENIFPOINTS_C1="1001"THENPOINTS_C1:="0000";IFPOINTS_C2="1001"THENPOINTS_C2:="0000";ELSEPOINTS_C2:=POINTS_C2+'1';ENDIF;ELSEPOINTS_C1:=POINTS_C1+'1';ENDIF;ELSIFCHOSE="1000"THENIFPOINTS_D1="1001"THENPOINTS_D1:="0000";IFPOINTS_D2="1001"THENPOINTS_D2:="0000";ELSEPOINTS_D2:=POINTS_D2+'1';ENDIF;ELSEPOINTS_D1:=POINTS_D1+'1';ENDIF;ENDIF;ENDIF;A2<=POINTS_A2;A1<=POINTS_A1;A0<="0000";B2<=POINTS_B2;B1<=POINTS_B1;B0<="0000";C2<=POINTS_C2;C1<=POINTS_C1;C0<="0000";D2<=POI