cadence教程IC設(shè)計(jì)工具原理課件

IC設(shè)計(jì)工具原理

（Cadence

第一章IC設(shè)計(jì)基礎(chǔ)集成電路設(shè)計(jì)就是根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期以保全全局優(yōu)化，設(shè)計(jì)出滿足要求的集成電路。其最終的輸出是掩模版圖，通過制版和工藝流片得到所需的集成電路。IC設(shè)計(jì)基礎(chǔ)集成電路制造過程示意圖：IC設(shè)計(jì)基礎(chǔ)集成電路設(shè)計(jì)層次主要包括五個(gè)層次：（１）系統(tǒng)級(jí)（２）算法級(jí)（３）寄存器傳輸級(jí)（RTL級(jí)）（４）邏輯級(jí)（５）電路級(jí)IC設(shè)計(jì)基礎(chǔ)集成電路設(shè)計(jì)特點(diǎn)：（1）集成電路對(duì)設(shè)計(jì)正確性提出了更為嚴(yán)格的要求。（2）集成電路對(duì)外引出端的數(shù)目受外形尺寸限制，外形尺寸與封裝內(nèi)芯片的引腳數(shù)目不可能同步增加，給芯片的檢測(cè)帶來困難。（3）集成電路的布局、布線等版圖設(shè)計(jì)更加復(fù)雜，只有最終生成設(shè)計(jì)版圖，通過制作掩模、流片，才能真正實(shí)現(xiàn)集成電路的各種功能。（4）集成電路設(shè)計(jì)必須采用分層次設(shè)計(jì)和模塊化設(shè)計(jì)。IC設(shè)計(jì)基礎(chǔ)避免集成電路設(shè)計(jì)中出現(xiàn)錯(cuò)誤措施有：（1）在芯片中設(shè)置容錯(cuò)電路，使芯片具有一定的修正功能。（2）借助計(jì)算機(jī)輔助設(shè)計(jì)工具（EDA工具）對(duì)設(shè)計(jì)的每個(gè)階段進(jìn)行反復(fù)驗(yàn)證和檢查，并對(duì)物理因素與電學(xué)性能的交織問題進(jìn)行考慮，以保證設(shè)計(jì)的正確性。IC設(shè)計(jì)基礎(chǔ)IC設(shè)計(jì)流程：IC設(shè)計(jì)基礎(chǔ)理想的IC設(shè)計(jì)：根據(jù)設(shè)計(jì)要求進(jìn)行系統(tǒng)編譯，得到系統(tǒng)性能和功能描述；由系統(tǒng)性能和功能描述直接編譯出邏輯和電路描述；再由邏輯和電路描述直接編譯出相應(yīng)的物理版圖描述。但由于缺少有效的CAD工具，這種技術(shù)迄今難以實(shí)現(xiàn)。目前硅編譯器是設(shè)計(jì)自動(dòng)化程度最高的一種設(shè)計(jì)技術(shù)，可實(shí)現(xiàn)算法級(jí)或寄存器傳輸級(jí)到掩模版圖，但是適用于少數(shù)幾種高度規(guī)則結(jié)構(gòu)的集成電路。IC設(shè)計(jì)基礎(chǔ)典型的實(shí)際分層次設(shè)計(jì)流程：IC設(shè)計(jì)基礎(chǔ)IC設(shè)計(jì)方法（1）全定制設(shè)計(jì)（2）半定制設(shè)計(jì)

通道門陣列法門海法（3）定制設(shè)計(jì)

標(biāo)準(zhǔn)單元法通用單元法第二章EDA概述電子設(shè)計(jì)自動(dòng)化（EDA：ElectronicDesignAutomation）就是利用計(jì)算機(jī)作為工作平臺(tái)進(jìn)行電子自動(dòng)化設(shè)計(jì)的一項(xiàng)技術(shù)。涵蓋內(nèi)容：系統(tǒng)設(shè)計(jì)與仿真，電路設(shè)計(jì)與仿真，印制電路板設(shè)計(jì)與校正，集成電路版圖設(shè)計(jì)數(shù)模混合設(shè)計(jì)，嵌入式系統(tǒng)設(shè)計(jì)，軟硬件系統(tǒng)協(xié)同設(shè)計(jì)，系統(tǒng)芯片設(shè)計(jì)，可編程邏輯器件和可編程系統(tǒng)芯片設(shè)計(jì)，專用集成電路設(shè)計(jì)等EDA概述高級(jí)硬件描述語言的完善和IP（IntellectualProperty）芯核被廣泛使用，使得電子系統(tǒng)和設(shè)計(jì)方式發(fā)生了根本性的轉(zhuǎn)變。IP是集成電路知識(shí)產(chǎn)權(quán)模塊的簡(jiǎn)稱，定義為：經(jīng)過預(yù)先設(shè)計(jì)、預(yù)先驗(yàn)證，具有相對(duì)獨(dú)立的功能，可以重復(fù)使用在SoC和ASIC中的電路模塊。IP分三類：軟核IP

固核IP

硬核IPEDA概述硬核IP（HardIP）是經(jīng)過布局、布線并針對(duì)某一特定工藝庫優(yōu)化過的網(wǎng)表或物理級(jí)版圖，通常是GDSⅡ-Stream的文件形式。優(yōu)點(diǎn)：在功耗、尺寸方面都作了充分的優(yōu)化，有很好的預(yù)知性。缺點(diǎn)：由于對(duì)工藝的依賴性使得其靈活性和可移植性都較差。EDA概述固核IP（FirmIP）是已經(jīng)基于一般工藝庫進(jìn)行了綜合和布局IP核，通常以網(wǎng)表的形式提交客戶使用。固核IP在結(jié)構(gòu)、面積以及性能的安排上都已進(jìn)行了優(yōu)化。固核IP提供了介于軟和IP和硬核IP之間的一個(gè)折中方案，比起硬核IP，具有較好的靈活性和可移植性，比起軟和IP在性能和面積上有較好的可預(yù)知性。EDA概述EDA發(fā)展概況：（1）20世紀(jì)60、70年代出現(xiàn)計(jì)算機(jī)輔助設(shè)計(jì)（CAD）（2）隨后出現(xiàn)CAE、CAM、CAT、CAQ。（3）20世紀(jì)80年代，初級(jí)的具有自動(dòng)化功能的EDA出現(xiàn)。（4）20世紀(jì)90年代，EDA技術(shù)滲透到電子設(shè)計(jì)和集成電路設(shè)計(jì)各個(gè)領(lǐng)域，形成了區(qū)別于傳統(tǒng)設(shè)計(jì)的整套設(shè)計(jì)思想和方法。（5）當(dāng)前，深亞微米工藝和SoC設(shè)計(jì)對(duì)EDA技術(shù)提出更高更苛刻的要求。EDA概述EDA技術(shù)特征：（1）硬件采用工作站和PC機(jī)。（2）具有IP模塊化芯核的設(shè)計(jì)和可重復(fù)利用功能。（3）EDA技術(shù)采用高級(jí)硬件描述語言描述硬件結(jié)構(gòu)、參數(shù)和功能，具有系統(tǒng)級(jí)仿真和綜合能力。EDA概述EDA工具一般由兩部分組成：邏輯工具物理工具物理工具主要實(shí)現(xiàn)物理布局布線。邏輯工具基于網(wǎng)表、布爾邏輯、傳輸時(shí)序等概念。該兩部分由不同工具承擔(dān)，利用標(biāo)準(zhǔn)化的網(wǎng)表文件進(jìn)行數(shù)據(jù)交換。EDA概述EDA應(yīng)用于三方面：印制電路板的設(shè)計(jì)（PCB）可編程數(shù)字系統(tǒng)設(shè)計(jì)（CPLD、FPGA、SOPC）

IC設(shè)計(jì)（ASIC,Soc）EDA概述設(shè)計(jì)中采用的輸入方法：

數(shù)字IC設(shè)計(jì)：硬件描述語言，狀態(tài)機(jī)，原理圖模擬IC設(shè)計(jì)：圖形輸入，SIPCE語言輸入

PLD設(shè)計(jì)：HDL語言輸入，原理圖，狀態(tài)機(jī)，波形輸入

PCB設(shè)計(jì)：原理圖輸入EDA概述EDA設(shè)計(jì)方法：（1）行為描述法（2）IP設(shè)計(jì)與復(fù)用技術(shù)（3）ASIC設(shè)計(jì)方法（4）SoC設(shè)計(jì)方法（5）軟硬件協(xié)同設(shè)計(jì)方法

EDA概述IC設(shè)計(jì)工具按其用途分類：（1）設(shè)計(jì)輸入與仿真工具（Cadence公司的Virtuosocomposer、Verilog-XL、NC-verilog）（2）綜合工具（Synopsys公司的DCExpert，Cadence公司的BuilderGates，Magma公司的BlastRTL）（3）布局和布線（CadencePKS和SE-PKS，Synopsys的PhysicalCompiler,Magma公司的BlastFusion）（4）物理版圖設(shè)計(jì)和驗(yàn)證工具（Cadence公司的VirtuosoLayoutEditor，Synopsys公司的ComsSE,Tanner公司的L-edit）（5）模擬電路編輯與仿真（Synopsys公司的HSpice，Cadence公司的SpectreSimulator,Tanner公司的S-edit）EDA概述EDA業(yè)界三強(qiáng)：

Cadence，強(qiáng)項(xiàng)為IC版圖設(shè)計(jì)和PCB設(shè)計(jì)

Synopsys，強(qiáng)項(xiàng)為邏輯綜合

MentorGraphics，強(qiáng)項(xiàng)為PCB設(shè)計(jì)和深亞微米IC設(shè)計(jì)驗(yàn)證和測(cè)試EDA概述Cadence公司簡(jiǎn)介：成立于1988年，公司總部位于美國(guó)加利福尼亞州的SanJose，是全球最大的EDA供應(yīng)商。產(chǎn)品涵蓋領(lǐng)域：包括系統(tǒng)頂層設(shè)計(jì)與仿真、信號(hào)處理、電路設(shè)計(jì)與仿真、PCB設(shè)計(jì)與分析、FPGA及ASIC設(shè)計(jì)以及深亞微米IC設(shè)計(jì)等。EDA概述CadenceEDA工具分類：

1、板級(jí)電路設(shè)計(jì)系統(tǒng)工具

ConceptHDL原理圖設(shè)計(jì)輸入工具

CheckPlusHDL原理圖設(shè)計(jì)規(guī)則檢查工具

SPECTRAQuestEngineerPCB版圖布局規(guī)劃工具

AllegroExpert專家級(jí)PCB版圖編輯工具

SPECTRAExpertAutoRouter專家級(jí)pcb自動(dòng)布線工具

SigNoise信噪分析工具

EMControl電磁兼容性檢查工具

EDA概述2、邏輯設(shè)計(jì)與驗(yàn)證工具

Verilog-xl仿真器

LeapfrogVHDL仿真器

AffirmaNCVerilog仿真器

AffirmaNCVHDL仿真器

Verifault-XL故障仿真器

VeriSure代碼覆蓋率檢查工具

EnvisiaBuildGates綜合工具

EDA概述3、全定制IC設(shè)計(jì)工具

VirtuosSchematicComposerAnalogDesignEnvironmentVirtuosLayoutEditorSpectraVirtuosoLayoutSynthesizerAssuradraculaDivaEDA概述Synopsys公司簡(jiǎn)介：是為全球集成電路設(shè)計(jì)提供電子設(shè)計(jì)自動(dòng)化(EDA)軟件工具的主導(dǎo)企業(yè)。為全球電子市場(chǎng)提供技術(shù)先進(jìn)的IC設(shè)計(jì)與驗(yàn)證平臺(tái)，致力于復(fù)雜的芯片上系統(tǒng)(SoCs)的開發(fā)。總部設(shè)在美國(guó)加利福尼亞州MountainView，有超過60家分公司分布在北美、歐洲、日本與亞洲。提供前后端完整IC設(shè)計(jì)方案的領(lǐng)先EDA工具供應(yīng)商。是EDA歷史上第一次由一家EDA公司集成了業(yè)界最好的前端和后端設(shè)計(jì)工具。

EDA概述Sysnopsys公司主要產(chǎn)品

Apollo-II（為SoC設(shè)計(jì)服務(wù)的布局布線系統(tǒng)）Hercules（層次化的物理驗(yàn)證）PrimeTime（全芯片，門級(jí)靜態(tài)時(shí)序分析）Saber（混合信號(hào)、混合技術(shù)仿真器）SaberDesigner（簡(jiǎn)單易用、交互能力強(qiáng)的設(shè)計(jì)工具）VCS（先進(jìn)的RTL及門級(jí)驗(yàn)證平臺(tái)）Vera（為功能驗(yàn)證提供測(cè)試向量自動(dòng)生成）Cosmos-Scope（圖形化波形分析儀）CosmosLE（自動(dòng)化的版圖全定制）ComosSE（全定制的自動(dòng)化仿真環(huán)境）HSPICE（高精度電路仿真）NanoSim（存儲(chǔ)器和混合信號(hào)驗(yàn)證）

EDA概述MentorGraphics公司簡(jiǎn)介：

MentorGraphics公司成立于1981年，總部位于美國(guó)俄勒岡州的Wilsonville。Mentor提供完整的軟件和硬件設(shè)計(jì)解決方案。EDA概述

Mentor公司的主要產(chǎn)品

MentorDFT（深亞微米集成電路的設(shè)計(jì)測(cè)試）Calibreproductsuite（深亞微米集成電路的版圖驗(yàn)證）ModelSim，Eldo，MentorGraphics（深亞微米集成電路的系統(tǒng)設(shè)計(jì)仿真）BlastRTL（高容量，快速的邏輯綜合器和靜態(tài)時(shí)序分析模塊）BlastFusion（完整的從門級(jí)網(wǎng)表到芯片的物理設(shè)計(jì)系統(tǒng)）第三章Cdence的系統(tǒng)組織結(jié)構(gòu)大多數(shù)Cadence工具使用同樣的庫模型，庫結(jié)構(gòu)按目錄結(jié)構(gòu)組織數(shù)據(jù)，這利于不同工具之間的數(shù)據(jù)交互和一致操作。物理組織邏輯組織目錄庫子目錄單元子目錄視圖系統(tǒng)組織結(jié)構(gòu)DDMS（DesignDataManagementSystem）DDMS物理路徑Path/lib/cell_1/layout_3.0邏輯名稱{cell_1layout3.0}Library.lib

系統(tǒng)組織結(jié)構(gòu)TermsandDefinitions庫（library）：特定工藝相關(guān)的單元集合單元（cell）：構(gòu)成系統(tǒng)或芯片模塊的設(shè)計(jì)對(duì)象視圖（view）：?jiǎn)卧囊环N預(yù)定義類型的表示CIW：命令解釋窗口屬性（attributes）：預(yù)定義的名稱-值對(duì)的集合搜索路徑（searchpath）：指向當(dāng)前工作目錄和工作庫的指針系統(tǒng)啟動(dòng)環(huán)境設(shè)置1.cshrc文件設(shè)置.cshrc文件中指定Cadence軟件和licence文件所在的路徑

2.cdsenv文件設(shè)置

.cdsenv文件包含了Cadence軟件的一些初始設(shè)置，該文件用SKILL語言寫，Cadence可直接執(zhí)行3.cdsinit文件設(shè)置系統(tǒng)啟動(dòng)5工藝文件（technologyfile)

技術(shù)文件包含了設(shè)計(jì)必需的很多信息，對(duì)設(shè)計(jì)，尤其是版圖設(shè)計(jì)很重要。它包含層的定義，符號(hào)化器件定義，幾何、物理、電學(xué)設(shè)計(jì)規(guī)則，以及一些針對(duì)特定Cadence工具的規(guī)則定義，如自動(dòng)布局布線的規(guī)則，版圖轉(zhuǎn)換成GDSII時(shí)所使用層號(hào)的定義。6顯示文件（display.drf）系統(tǒng)啟動(dòng)系統(tǒng)啟動(dòng)1前端啟動(dòng)命令命令規(guī)模功能icdes基本數(shù)字模擬設(shè)計(jì)輸入icdssicde加數(shù)字設(shè)計(jì)環(huán)境icmsm前端模擬、混合、微波設(shè)計(jì)iccaxl前端設(shè)計(jì)加布局規(guī)劃系統(tǒng)啟動(dòng)2版圖工具啟動(dòng)命令命令規(guī)模功能layouts基本版圖設(shè)計(jì)（具有交互DRC功能）layoutPlusm基本版圖設(shè)計(jì)（具有自動(dòng)化設(shè)計(jì)工具和交互驗(yàn)證工具）系統(tǒng)啟動(dòng)3系統(tǒng)級(jí)啟動(dòng)命令命令規(guī)模功能swbsPcb設(shè)計(jì)msfbl混合型號(hào)IC設(shè)計(jì)icfbxl前端到后端大多數(shù)工具系統(tǒng)啟動(dòng)

系統(tǒng)啟動(dòng)

CommandInterpreterWindow（CIW）Log文件菜單欄窗口號(hào)輸出域命令提示行輸入域鼠標(biāo)按鈕提示幫助系統(tǒng)兩種方式尋求幫助1openbook

在UNIX提示符下輸入命令openbook:host>openbook&2工具在線幫助

每個(gè)工具右上角的“help”菜單

第四章模擬IC設(shè)計(jì)環(huán)境ADEADE環(huán)境下可以：選擇仿真器選擇仿真類型設(shè)置設(shè)計(jì)變量提取網(wǎng)表運(yùn)行仿真快速改變仿真設(shè)置并重新運(yùn)行仿真在波形顯示器中顯示仿真波形用波形表達(dá)式評(píng)估仿真結(jié)果進(jìn)行其他仿真，如Corners,MonteCarlo,etc

SchematicComposorSchematicComposorSchematicComposor新建一個(gè)CellviewIntheCIWorLibraryManager,selectSchematicComposor添加器件SelectAdd-instancetodisplaytheAddInstanceformSchematicComposor添加連線并給連線命名SelectAdd-WireorpressitoaddwiresforinstancesSelectAdd-WirenametodisplaytheviewofaddwirenameSchematicComposor添加管腳SelectAdd-pinorpressp

每一個(gè)管腳都有確定的名字和方向（input，output，orinputoutput）。

管腳有三種類型：

SchematicpinsSymbolpinsOffsheetpinsSchematicComposor添加激勵(lì)源Sourceandgroundcellsareintheanalogliblibrary.SchematicComposor電路檢查Pressthebuttonofcheckandsave.在電路檢查過程中會(huì)執(zhí)行以下的程序：UpdateConnectivitySchematicRulesCheckLogicalchecksPhysicalChecksNamechecksCross-ViewCheckerExecuteCheck-RulesSetuptoeditthecheckingrulesAnalogSimulation模擬仿真流程：AnalogSimulation啟動(dòng)仿真環(huán)境SelectTools-AnalogEnvironmentfromtheschematicmenubanner,orselectTools-AnalogEnvironment–SimulationfromtheCIWAnalogSimulation設(shè)置仿真器Select–Simulator/Directory/HostAnalogSimulation設(shè)置模型文件Selectthemodelfilesinsimulationwindow,SelectSetup-ModelLibrariesAnalogSimulation設(shè)置設(shè)計(jì)變量SelectVariables-EditorclicktheEditVariablesiconAnalogSimulation設(shè)置仿真類型SelectAnalyses-ChooseorclicktheChooseAnaysesiconAnalogSimulation選擇信號(hào)輸出Select:Output-ToBePlotted-SelectOnSchematicAnalogSimulation提取網(wǎng)表AnalogSimulation運(yùn)行仿真SelectSimulation-RunorSelecttheRuniconontherightsideofthesimulationwindowSimulationResultsDisplayTools波形顯示工具用于顯示仿真數(shù)據(jù)，Cadence中波形顯示及相關(guān)工具包括：WaveScanWaveformWindow（AWD）WaveformCalculator（WaveScan&AWD）ResultsBrowserSnapshotToolAnnotatingComponentDisplaySimulationResultsDisplayTools波形顯示工具選擇：

AccessiblefromtheSession-OptionscommandwindowinADEtoswitchbetweenAWDandWavescanSimulationResultsDisplayToolsTheWaveScanResultsBrowser

SelectTools-ResultsBrowserfromADESimulationResultsDisplayToolsCalculatorinWaveScanSimulationResultsDisplayToolsTheWaveformWindow(AWD)SKILLandOCEANSKILL是DFⅡ和ADE環(huán)境的基本描述語言。OCEAN命令語言是基于SKILL語言的，并且很多SKILL和OCEAN命令是相似而且可以互換的。SKILLandOCEANSKILL語言是一種基于圖形界面的程序語言。DFⅡ和ADE環(huán)境下大多數(shù)的特征和應(yīng)用都是用SKILL代碼描述的。ADE環(huán)境及相關(guān)工具可以通過使用SKILL語言定制化。SKILL語言是OCEAN命令語言的基礎(chǔ)。SKILLandOCEAN執(zhí)行SKILL命令和程序的方法：（1）CIW窗口的命令行接收SKILL命令。（2）CIW窗口的命令行可以執(zhí)行SKILL程序（3）Waveform計(jì)算器的輸入行可以執(zhí)行由SKILL語言描述的算術(shù)運(yùn)算表達(dá)式。第五章版圖設(shè)計(jì)工具－VirtuosoLEVirtuosoLayoutEditor－版圖編輯大師

Cadence最精華的部分在哪里VirtuosoLayoutEditor界面漂亮友好功能強(qiáng)大完備操作方便高效版圖設(shè)計(jì)工具－VirtuosoLE目標(biāo)理解LayoutEditor環(huán)境學(xué)會(huì)如何使用LayoutEditor學(xué)會(huì)運(yùn)行交互DRC&LVS學(xué)會(huì)將設(shè)計(jì)轉(zhuǎn)為Streamformat學(xué)會(huì)定制版圖編輯環(huán)境版圖設(shè)計(jì)工具－VirtuosoLE單元設(shè)計(jì)具體流程VirtuosoLE使用介紹第一步：建庫執(zhí)行：CIW－>Tools－>LibraryManager…LM－>File－>New－>Library…

VirtuosoLE使用介紹第二步：指定工藝文件VirtuosoLE使用介紹第三步：建立版圖單元執(zhí)行：LM－>File－>New－>CellView…

VirtuosoLE使用介紹第四步：打開版圖單元執(zhí)行：CIW－>File－>Open…

選擇庫選擇視圖選擇單元版圖設(shè)計(jì)工具－VirtuosoLE版圖編輯環(huán)境版圖設(shè)計(jì)工具－VirtuosoLEVirtuosoLayoutEditing版圖設(shè)計(jì)工具－VirtuosoLELSW-層選擇窗口版圖設(shè)計(jì)工具－VirtuosoLE設(shè)置有效Drawing層

執(zhí)行：LSW－>Edit－>SetValidLayers…

版圖設(shè)計(jì)工具－VirtuosoLEDisplayResourceEditor版圖設(shè)計(jì)工具－VirtuosoLELayersanddisplay.drf版圖設(shè)計(jì)工具－VirtuosoLESetDisplayOptions版圖設(shè)計(jì)工具－VirtuosoLESetEditorOptions版圖設(shè)計(jì)工具－VirtuosoLE鼠標(biāo)用法版圖設(shè)計(jì)工具－VirtuosoLE工藝文件流圖版圖設(shè)計(jì)工具－VirtuosoLETechnologyFile命令版圖設(shè)計(jì)工具－VirtuosoLE主要編輯命令Undo－取消Redo－恢復(fù)Move－移動(dòng)Copy－復(fù)制Stretch－拉伸Delete－刪除Merge－合并Search－搜索編輯命令非常友好，先點(diǎn)擊命令，然后對(duì)目標(biāo)圖形進(jìn)行操作版圖設(shè)計(jì)工具－VirtuosoLE主要?jiǎng)?chuàng)建命令Rectangle－矩形Polygon－多邊形Path－互聯(lián)Label－標(biāo)簽Instance－例元Contact－通孔現(xiàn)在LSW中選中層，然后點(diǎn)擊創(chuàng)建命令，在畫相應(yīng)圖形繪制反相器版圖INVExample

首先回顧一下CMOS反相器制作流程：Stage1:NwellPwell繪制反相器版圖Stage2:PdiffusionNdiffusion繪制反相器版圖Stage3:Polygate繪制反相器版圖Stage4:P+implantN+implant

繪制反相器版圖Stage5:contact繪制反相器版圖Stage6:Metal1繪制反相器版圖Stage7:via繪制反相器版圖Stage8:Metal2繪制反相器版圖

版圖編輯工具使用器件加工工藝流程OK?。?！繪制反相器版圖1繪制反相器版圖2繪制反相器版圖3繪制反相器版圖4繪制反相器版圖5繪制反相器版圖6繪制反相器版圖7繪制反相器版圖8繪制反相器版圖9VirtuosoLayoutEditor

現(xiàn)在，你已經(jīng)掌握版圖編輯大師的基本操作，通過上機(jī)實(shí)驗(yàn)鞏固和提高！設(shè)計(jì)流程

版圖驗(yàn)證版圖驗(yàn)證的必要性？確保版圖繪制滿足設(shè)計(jì)規(guī)則確保版圖與實(shí)際電路圖一致確保版圖沒有違反電氣規(guī)則可供參數(shù)提取以便進(jìn)行后模擬版圖驗(yàn)證IC后端流程圖:Cadence版圖驗(yàn)證工具Diva

Diva是Cadence的版圖編輯大師Virtuoso集成的交互式版圖驗(yàn)證工具，具有使用方便、操作快捷的特點(diǎn)，非常適合中小規(guī)模單元的版圖驗(yàn)證。

Dracula

Dracula（吸血鬼）是Cadence的一個(gè)獨(dú)立的版圖驗(yàn)證工具，按批處理方式工作，功能十分強(qiáng)大，目前是完整芯片驗(yàn)證的標(biāo)準(zhǔn)。版圖驗(yàn)證工具－DIVA

Diva－DesignInteractiveVerificationAutomation

DIVA是Cadence軟件中的驗(yàn)證工具集，用它可以找出并糾正設(shè)計(jì)中的錯(cuò)誤.它除了可以處理物理版圖和準(zhǔn)備好的電氣數(shù)據(jù)，從而進(jìn)行版圖和線路圖的對(duì)查（LVS）外。還可以在設(shè)計(jì)的初期就進(jìn)行版圖檢查，盡早發(fā)現(xiàn)錯(cuò)誤并互動(dòng)地把錯(cuò)誤顯示出來，有利于及時(shí)發(fā)現(xiàn)錯(cuò)誤所在，易于糾正。

版圖驗(yàn)證工具－DIVA

Diva工具集組成:1.設(shè)計(jì)規(guī)則檢查（iDRC）2.版圖寄生參數(shù)提?。╥LPE）3.寄生電阻提取（iPRE）4.電氣規(guī)則檢查（iERC）5.版圖與電路圖一致比較（iLVS）版圖驗(yàn)證工具－DIVARemark:Diva中各個(gè)組件之間是互相聯(lián)系的，有時(shí)候一個(gè)組件的執(zhí)行要依賴另一個(gè)組件先執(zhí)行。例如：要執(zhí)行LVS就先要執(zhí)行DRC。

運(yùn)行Diva之前，要準(zhǔn)備好規(guī)則驗(yàn)證文件，這些文件有默認(rèn)名稱：做DRC時(shí)的文件應(yīng)以divaDRC.rul命名，版圖提取文件以divaEXT.rul命名。做LVS時(shí)規(guī)則文件應(yīng)以divaLVS.rul命名。版圖驗(yàn)證工具－DIVADIVA功能DRCExtractorERCLVS版圖驗(yàn)證工具－DIVADRC:對(duì)IC版圖做幾何空間檢查，以確保線路能夠被特定加工工藝實(shí)現(xiàn)。ERC:檢查電源、地的短路，懸空器件和節(jié)點(diǎn)等電氣特性。LVS:將版圖與電路原理圖做對(duì)比，以檢查電路的連接，與MOS的長(zhǎng)寬值是否匹配。LPE:從版圖數(shù)據(jù)庫提取電氣參數(shù)（如MOS的W、L值

BJT、二極管的面積，周長(zhǎng)，結(jié)點(diǎn)寄生電容等）并以Hspice網(wǎng)表方式表示電路。

版圖驗(yàn)證工具－DIVADIVA工具流程版圖驗(yàn)證工具－DIVADesignRuleChecking版圖驗(yàn)證工具－DIVADRC界面版圖驗(yàn)證工具－DIVACheckingMethod指的是要檢查的版圖的類型:Flat

表示檢查版圖中所有的圖形，對(duì)子版圖塊不檢查。Hierarchical利用層次之間的結(jié)構(gòu)關(guān)系和模式識(shí)別優(yōu)化，檢查電路中每個(gè)單元塊內(nèi)部是否正確。hierw/ooptimization利用層次之間的結(jié)構(gòu)關(guān)系而不用模式識(shí)別優(yōu)化，來檢查電路中每個(gè)單元塊。CheckingLimit可以選擇檢查哪一部分的版圖:Full表示查整個(gè)版圖Incremental查自從上一次DRC檢查以來，改變的版圖。byarea是指在指定區(qū)域進(jìn)行DRC檢查。一般版圖較大時(shí)，可以分塊檢查。

版圖驗(yàn)證工具－DIVASwitchNames在DRC文件中，我們?cè)O(shè)置的switch在這里都會(huì)出現(xiàn)。這個(gè)選項(xiàng)可以方便我們對(duì)版圖文件進(jìn)行分類檢查。這在大規(guī)模的電路檢查中非常重要。EchoCommands

選上時(shí)在執(zhí)行DRC的同時(shí)在CIW窗口中顯示DRC文件。RulesFile

指明DRC規(guī)則文件的名稱，默認(rèn)為divaDRC.rulRulesLibrary

這里選定規(guī)則文件在哪個(gè)庫里。Machine

指明在哪臺(tái)機(jī)器上運(yùn)行DRC命令。local

表示在本機(jī)上運(yùn)行。對(duì)于我們來說，是在本機(jī)運(yùn)行的，選local。remote

表示在遠(yuǎn)程機(jī)器上運(yùn)行。RemoteMachineName

遠(yuǎn)程機(jī)器的名字。

版圖驗(yàn)證工具－DIVA

Diva查錯(cuò):錯(cuò)誤在版圖文件中會(huì)高亮顯示，很容易觀察到。另外也可以選擇Verify-Markers-Find菜單來幫助找錯(cuò)。單擊菜單后會(huì)彈出一個(gè)窗口，在這個(gè)窗口中單擊apply就可以顯示第一個(gè)錯(cuò)誤。同樣，可以選擇Verify-Markers-Explain來看錯(cuò)誤的原因提示。選中該菜單后，用鼠標(biāo)在版圖上出錯(cuò)了的地方單擊就可以了。也可以選擇Verify-Markers-Delete把這些錯(cuò)誤提示刪除。

版圖驗(yàn)證工具－DIVA

版圖驗(yàn)證工具－DIVA分析錯(cuò)誤（Explain）版圖驗(yàn)證工具－DIVA

版圖驗(yàn)證工具－DIVAExtractor版圖驗(yàn)證工具－DIVAExtractor功能提取器件和互聯(lián)信息用于ERC或LVS提取網(wǎng)表提取有寄生參數(shù)的版圖網(wǎng)表用于模擬提取層次FlatHierarchicalMicro版圖驗(yàn)證工具－DIVAExtractor界面版圖驗(yàn)證工具－DIVA

版圖驗(yàn)證工具－DIVALVS版圖驗(yàn)證工具－DIVA

LVS版圖驗(yàn)證工具－DIVA

LVSCheck版圖驗(yàn)證工具－DraculaDracula（吸血鬼）是

Cadence的一個(gè)獨(dú)立的版圖驗(yàn)證工具，它采用批處理的工作方式。Dracula功能強(qiáng)大，目前被認(rèn)為布局驗(yàn)證的標(biāo)準(zhǔn)，幾乎全世界所有的

IC公司都拿它作

sigh-off的憑據(jù)。特別是對(duì)整個(gè)芯片版圖的最后驗(yàn)證，一定要交由

Dracula處理。

版圖驗(yàn)證工具－DraculaBasicsofDraculaVerication版圖驗(yàn)證與工藝相關(guān)-需要工藝信息數(shù)據(jù)庫版圖驗(yàn)證輸入-版圖數(shù)據(jù)(GDSII格式);網(wǎng)表信息(用于LVS);工藝相關(guān)信息驗(yàn)證方式-IncrementalVSFullchipHierarchicalVSFlattenOnlineVSoffline版圖驗(yàn)證工具－DraculaDracula主要功能:

1．設(shè)計(jì)規(guī)則檢查－DRC*2．電氣規(guī)則檢查－ERC3．版圖&原理圖一致性檢查－LVS*4．版圖參數(shù)提?。璍PE5．寄生電阻提?。璓RE版圖驗(yàn)證工具－DraculaDracula的處理流程版圖驗(yàn)證工具－DraculaHowtoUseDraculaTool創(chuàng)建/獲取命令文件;填充設(shè)計(jì)數(shù)據(jù)信息;編譯命令文件;提交執(zhí)行文件;查詢驗(yàn)證結(jié)果報(bào)表并修改錯(cuò)誤;版圖驗(yàn)證工具－Dracula版圖－>GDSII格式轉(zhuǎn)換

WHY：Dracula處理對(duì)象是GDSII文件操作步驟：執(zhí)行：CIW－>File－>Export－>Stream…彈出如下窗口：版圖驗(yàn)證工具－Dracula

運(yùn)行目錄輸出文件名Whatisthis?版圖驗(yàn)證工具－Dracula

Itisthis,thetwounitsshouldbeconsistent!Thesetwoitemsshouldbechangedaccordingtoyourd